特許

J-GLOBAL ID：201803005238086881

3次元メモリデバイスのためのメモリレベル貫通ビア構造

発明者： 外山 史晃 ,  水谷 祐輝 ,  小川 裕之 ,  降旗 洋子 ,  ジシン ユー ,  ジェームズ カイ ,  ジン リュウ ,  ヨハン アルスマイアー
出願人/特許権者： サンディスク テクノロジーズ エルエルシー
代理人 (1件)： 特許業務法人快友国際特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2018-514394
公開番号（公開出願番号）：特表2018-534765
出願日： 2016年09月27日
公開日（公表日）： 2018年11月22日
要約：

3次元NANDメモリデバイスは、基板上又はその上方に配置されたワードラインドライバデバイスと、ワードラインドライバ回路の上方に配置されたワードラインと絶縁層との交互スタックと、交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、第1のメモリブロック内のワードラインをワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造とを含む。メモリレベル貫通ビア構造は、第1のメモリブロックの階段状領域と別のメモリブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域を通って延びる。

請求項（抜粋）：

3次元NANDメモリデバイスであって、 基板上又はその上方に配置されたワードラインドライバデバイスと、 前記ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、 前記交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、 第1のメモリブロック内の前記ワードラインを前記ワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造と を含み、 前記メモリレベル貫通ビア構造は、前記第1のメモリブロックの階段状領域と他のメモリブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域を通って延びる、3次元NANDメモリデバイス。

IPC (7件)：

H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/768 ,  H01L 21/320 ,  H01L 23/522

FI (5件)：

H01L27/11582 ,  H01L27/11575 ,  H01L29/78 371 ,  H01L21/90 A ,  H01L21/88 Z

Fターム (39件)：

5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033JJ34 ,  5F033QQ08 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ31 ,  5F033RR03 ,  5F033RR04 ,  5F033RR06 ,  5F033RR07 ,  5F033RR08 ,  5F033RR25 ,  5F033TT07 ,  5F033VV16 ,  5F033XX03 ,  5F083EP76 ,  5F083ER21 ,  5F083GA10 ,  5F083GA25 ,  5F083JA02 ,  5F083JA05 ,  5F083JA19 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA06 ,  5F083MA19 ,  5F083PR21 ,  5F083PR40 ,  5F101BA45 ,  5F101BB02 ,  5F101BD30 ,  5F101BE07 ,  5F101BH02

引用特許：

審査官引用 (1件)

• 3次元半導体装置の配線構造体
  公報種別：公開公報   出願番号：特願2011-029611   出願人：三星電子株式会社