特許
J-GLOBAL ID：201803007251501548

側壁導体を有する積層マイクロ電子パッケージおよびその製造方法

発明者：
ジーウェイ ゴン

ジーウェイ ゴン について

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マイケル ビー ビンセント

マイケル ビー ビンセント について

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スコット エム ヘイズ

スコット エム ヘイズ について

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ジェイソン アール ライト

ジェイソン アール ライト について


出願人/特許権者：
エヌエックスピー ユーエスエイ インコーポレイテッド

エヌエックスピー ユーエスエイ インコーポレイテッド について


代理人 (1件)： 本田 淳
公報種別：特許公報
出願番号（国際出願番号）：特願2013-155610
公開番号（公開出願番号）：特開2014-042014
特許番号：特許第6249548号
出願日： 2013年07月26日
公開日（公表日）： 2014年03月06日
請求項（抜粋）：
【請求項1】 積層マイクロ電子パッケージの製造方法であって、 複数のマイクロ電子デバイスパネルをパネルスタック内に配置することであって、各マイクロ電子デバイスパネルは、複数のマイクロ電子デバイスと、該複数のマイクロ電子デバイスから延在する複数のパッケージ縁部導体とを含む、前記配置すること、 前記パネルスタックに、前記複数のパッケージ縁部導体を露出させる溝を設けること、 前記溝を通じて露出される前記パッケージ縁部導体と異なるパッケージ縁部導体を相互接続する複数の側壁導体を形成すること、 前記パネルスタックを、複数の積層マイクロ電子パッケージに個片化することであって、前記複数の積層マイクロ電子パッケージの各々が、前記積層マイクロ電子パッケージ内に含まれる前記複数の側壁導体のうちの少なくとも1つによって電気的に相互接続される少なくとも2つのマイクロ電子デバイスを備える、前記個片化することを備え、 前記形成することは、 導電性物質を前記複数のパッケージ縁部導体に接する前記溝内に堆積すること、 前記導電性物質の選択される部分を除去して、前記複数の側壁導体を部分的に画定することを含む、製造方法。
IPC (5件)：
H01L 25/10 ( 200 6.01) ,  H01L 25/18 ( 200 6.01) ,  H01L 21/301 ( 200 6.01) ,  H01L 25/065 ( 200 6.01) ,  H01L 25/07 ( 200 6.01)
FI (4件)：
H01L 25/10 Z ,  H01L 21/78 Q ,  H01L 21/78 F ,  H01L 25/08 Z
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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