特許
J-GLOBAL ID：201803008497341244
情報処理装置および情報処理方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人深見特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2013-077455
公開番号（公開出願番号）：特開2014-203185
特許番号：特許第6321325号
出願日： 2013年04月03日
公開日（公表日）： 2014年10月27日
請求項（抜粋）：
【請求項1】 第1のプロセッサコアと、
第2のプロセッサコアと、
前記第1および第2のプロセッサコアと結合されたメモリとを備え、
前記第1のプロセッサコアの命令セットは、前記第2のプロセッサコアの命令セットと互換性がなく、
前記メモリは、
アプリケーションプログラムを前記第1および第2のプロセッサコアの各々での実行用にそれぞれコンパイルすることによって得られた第1の実行コードおよび第2の実行コードと、
前記メモリ上での前記第1の実行コードの各基本ブロックのアドレスと、前記メモリ上での前記第2の実行コードの各基本ブロックのアドレスとの対応関係を示すテーブルと、
前記第1のプロセッサコアが前記アプリケーションプログラムを実行している際に実行主体の切替え要求が発生したときに動作する切替え処理コードとを格納し、
前記切替え処理コードは、前記切替え要求が発生したとき、
前記テーブルに基づいて、前記第1のプロセッサコアに現在実行中の基本ブロックを特定させ、
前記特定された基本ブロックの最後の分岐命令まで前記第1のプロセッサコアに前記第1の実行コードを実行させ、
前記特定された基本ブロックの次に実行する基本ブロックの先頭の命令から前記第2のプロセッサコアに前記第2の実行コードを実行させるように構成されており、
前記第1のプロセッサコアは、第1のレジスタセットを有し、
前記第2のプロセッサコアは、前記第1のレジスタセットと異なる第2のレジスタセットを有し、
前記メモリは、
前記第1のプロセッサコア用に割当てられた第1のスタック領域と、
前記第2のプロセッサコア用に割当てられた第2のスタック領域とを含み、
前記第1の実行コードの各基本ブロックの先頭において前記第1のレジスタセットに割当てられるデータの内容は、前記切替え要求の発生の有無にかかわらず、前記第2の実行コードの対応する基本ブロックの先頭において前記第2のレジスタセットに割当てられるデータの内容に一致し、
前記第1の実行コードの各基本ブロックの内部の処理において前記第1のレジスタセットに割当てられるデータの内容は、前記第2の実行コードの対応する基本ブロックの内部の処理において前記第2のレジスタセットに割当てられるデータの内容と異なっており、
前記第1の実行コードの各基本ブロックの先頭において前記第1のスタック領域に退避するように割当てられるデータの内容は、前記切替え要求の発生の有無にかかわらず、前記第2の実行コードの対応する基本ブロックの先頭において前記第2のスタック領域に退避するように割当てられるデータの内容に一致し、
前記第1の実行コードの各基本ブロックの内部の処理において前記第1のスタック領域に退避するように割当てられるデータの内容は、前記第2の実行コードの対応する基本ブロックの内部の処理において前記第2のスタック領域に退避するように割当てられるデータの内容と異なっている、情報処理装置。
IPC (2件)：
G06F 9/50 ( 200 6.01)
, G06F 9/48 ( 200 6.01)
G06F 9/46 465 C
, G06F 9/46 455 B
