特許
J-GLOBAL ID：201803014136867675
統合プロセッサを備えたDRAM回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人HARAKENZO WORLD PATENT & TRADEMARK
公報種別：公表公報
出願番号（国際出願番号）：特願2017-544346
公開番号（公開出願番号）：特表2018-511860
出願日： 2016年02月12日
公開日（公表日）： 2018年04月26日
要約：
本発明は、1つ以上のメモリバンク(418)を備えるメモリアレイ、第一のプロセッサ(420)、および中央プロセッサ(P1、P2)から当該第一のプロセッサへ向けられたデータ処理コマンドを受信するプロセッサ制御インターフェース、を備えるメモリ回路であって、当該プロセッサ制御インターフェースは、いつ上記第一のプロセッサが上記メモリアレイの上記メモリバンクの1つ以上へのアクセスを終了したかを上記中央プロセッサに対して示すように適合されており、上記メモリバンクは上記中央プロセッサからアクセス可能になっていることを特徴とするメモリ回路に関する。
請求項（抜粋）：
1つ以上のメモリバンク(418)を備えるメモリアレイ(104)、
第一のプロセッサ(420)、および
中央プロセッサ(P1、P2)から当該第一のプロセッサへ向けられたデータ処理コマンドを受信するプロセッサ制御インターフェース(904)、
を備えるメモリ回路であって、
当該プロセッサ制御インターフェース(904)は、いつ上記第一のプロセッサが上記メモリアレイの上記メモリバンクの1つ以上へのアクセスを終了したかを上記中央プロセッサに対して示すように適合されており、上記メモリバンクは上記中央プロセッサからアクセス可能になっており、上記プロセッサ制御インターフェース(904)は、上記メモリ回路のアドレス空間内においてアクセス可能な制御レジスタ(908)のセットを備えている、
ことを特徴とするメモリ回路。
IPC (3件)：
G06F 12/00
, G06F 9/38
, G06F 9/34
G06F12/00 564A
, G06F9/38 370C
, G06F12/00 550B
, G06F12/00 550K
, G06F9/34 350B
5B013DD05
, 5B033DB12
, 5B060CA10
, 5B060KA02
, 5B060KA05
