特許
J-GLOBAL ID:201803016424846383
半導体装置及びその製造方法
発明者:
,
出願人/特許権者:
代理人 (5件):
曾我 道治
, 梶並 順
, 大宅 一宏
, 上田 俊一
, 吉田 潤一郎
公報種別:特許公報
出願番号(国際出願番号):特願2017-525648
特許番号:特許第6289756号
出願日: 2016年12月13日
要約:
【要約】 本発明の半導体装置の製造方法は、半導体ウェハ上に、密着性向上膜2、Pt膜3、Sn膜4及びAu膜5を蒸着によって順次形成する工程と、半導体ウェハをダイシングして半導体素子1を得る工程と、基板6上にNi膜7及びAu膜5を蒸着によって順次形成する工程と、半導体素子1上に形成されたAu膜5と基板6上に形成されたAu膜5とを向い合せて積層した後、加熱して接合する工程とを含む。Pt膜3、Sn膜4及びAu膜5からなる金属積層膜において、Pt膜3が5質量%以上10質量%未満、Au膜5が51質量%以上75質量%未満、Sn膜4が残部である。
請求項(抜粋):
【請求項1】 半導体ウェハ上に、密着性向上膜、Pt膜、Sn膜及びAu膜を蒸着によって順次形成する工程であって、前記Pt膜、前記Sn膜及び前記Au膜からなる金属積層膜において、前記金属積層膜の全質量を100質量%としたときに、前記Pt膜が5質量%以上10質量%未満、前記Au膜が51質量%以上75質量%未満、前記Sn膜が残部である工程と、
前記半導体ウェハをダイシングして半導体素子を得る工程と、
基板上にNi膜及びAu膜を蒸着によって順次形成する工程と、
前記半導体素子上に形成された前記Au膜と前記基板上に形成された前記Au膜とを向い合せて積層した後、加熱して接合する工程と
を含む半導体装置の製造方法。
IPC (2件):
H01L 21/52 ( 200 6.01)
, H01L 23/13 ( 200 6.01)
FI (3件):
H01L 21/52 B
, H01L 21/52 D
, H01L 23/12 C
引用特許:
出願人引用 (4件)
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特開昭63-110751
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ろう材及びデバイス
公報種別:公開公報
出願番号:特願2008-275395
出願人:セイコーエプソン株式会社
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基板接合方法及び半導体装置
公報種別:公開公報
出願番号:特願2007-162508
出願人:スタンレー電気株式会社
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AuSn多層ハンダ
公報種別:公開公報
出願番号:特願平11-093869
出願人:京セラ株式会社
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審査官引用 (2件)
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特開昭63-110751
-
ろう材及びデバイス
公報種別:公開公報
出願番号:特願2008-275395
出願人:セイコーエプソン株式会社
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