特許
J-GLOBAL ID：201803016557712410

強誘電体メモリにおけるデータ感知のための基準電圧の設定

発明者：
カール ゼット ゾウ

カール ゼット ゾウ について

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キース エイ レマック

キース エイ レマック について

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ジョン エイ ロドリゲス

ジョン エイ ロドリゲス について


出願人/特許権者：
テキサス インスツルメンツ インコーポレイテッド

テキサス インスツルメンツ インコーポレイテッド について


代理人 (1件)： 片寄 恭三
公報種別：公表公報
出願番号（国際出願番号）：特願2017-543727
公開番号（公開出願番号）：特表2018-514891
出願日： 2016年02月16日
公開日（公表日）： 2018年06月07日
要約：
説明される例は、1トランジスタ1キャパシタ(1T-1C)タイプの強誘電体ランダムアクセスメモリ(FRAM)セルを含む集積回路において、データ状態を感知するための基準電圧を設定する方法を含む。電気的テスト動作において、FRAMセルの幾つか又は全てが、特定の分極状態にプログラムされる(32)。読み出されるときに最弱セルが正しいデータをリターンできない基準電圧限界を決定するために、そのデータ状態に対する1つ又は複数の最悪ケースの電気的又は環境的条件において(34)、データ状態を感知するための基準電圧の「シュムー」が実施される(36)。その後、この基準電圧限界に基づいて、限界プラス/マイナス公差等の基準電圧を用いて構成レジスタが書き込まれる(40)。
請求項（抜粋）：
1トランジスタ1キャパシタ(1T-1C)タイプの強誘電体メモリセルを含む集積回路において基準電圧を設定する方法であって、 複数の前記強誘電体メモリセルを第1のデータ状態にプログラミングすることであって、前記第1のデータ状態が、第2のデータ状態より低いキャパシタンス分極状態に対応すること、 読み出されるとき最弱メモリセルが前記第2のデータ状態をリターンする前記基準電圧レベルに対応する第1の基準電圧限界を識別するために、前記複数のプログラミングされた強誘電体メモリセルを複数の基準電圧レベルで反復的に読み出すこと、及び 前記基準電圧を、前記第1の基準電圧限界に対応する動作レベルに設定するように前記集積回路を構成すること、 を含む方法。
IPC (4件)：
G11C 11/22 ,  G11C 7/04 ,  G11C 7/14 ,  H01L 27/115
FI (4件)：
G11C11/22 234 ,  G11C7/04 ,  G11C7/14 ,  H01L27/11509
Fターム (12件)：
5F083FR02 ,  5F083FR03 ,  5F083GA01 ,  5F083GA11 ,  5F083JA15 ,  5F083JA17 ,  5F083LA03 ,  5F083LA05 ,  5F083LA10 ,  5F083ZA10 ,  5F083ZA13 ,  5F083ZA20
引用特許：
審査官引用 (5件)
  • 強誘電体メモリ
    公報種別：公開公報   出願番号：特願2002-300522   出願人：株式会社東芝
  • 半導体不揮発メモリ
    公報種別：公開公報   出願番号：特願平7-289596   出願人：株式会社日立製作所
  • FeRAM内に組み込まれる動的基準電圧校正
    公報種別：公開公報   出願番号：特願2004-150700   出願人：アジレント・テクノロジーズ・インク, テキサスインスツルメンツインコーポレイテッド
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