特許
J-GLOBAL ID:201803016878886886
送信装置、受信装置及びチップ
発明者:
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出願人/特許権者:
代理人 (1件):
フェリシテ特許業務法人
公報種別:公開公報
出願番号(国際出願番号):特願2017-252584
公開番号(公開出願番号):特開2018-110395
出願日: 2017年12月27日
公開日(公表日): 2018年07月12日
要約:
【課題】DVB-ASI方式の入力端子のビットレートが制限されることによるボトルネックを解消すること。【解決手段】本発明に係る送信装置1は、複数の送信系統を有しており、DVB-ASI方式の入力端子を介して入力されたTSパケットを含むDVB-ASI方式の信号に対する受信処理を行うように構成されているDVB-ASI受信処理部10a/10bと、所定数のTSパケットを多重してデータフレームを生成するように構成されているデータフレーム同期部14とを具備しており、データフレーム同期部14は、データフレームの先頭のTSパケットに対して付与されているTSパケットの同期ワードをデータフレームの同期ワードに変更するように構成されている。【選択図】図2
請求項(抜粋):
複数の送信系統を有している送信装置であって、
DVB-ASI方式の入力端子を介して入力されたTSパケットを含むDVB-ASI方式の信号に対する受信処理を行うように構成されているDVB-ASI受信処理部と、
所定数の前記TSパケットを多重してデータフレームを生成するように構成されているデータフレーム同期部とを具備しており、
前記データフレーム同期部は、前記データフレームの先頭の前記TSパケットに対して付与されているTSパケットの同期ワードを当該データフレームの同期ワードに変更するように構成されていることを特徴とする送信装置。
IPC (5件):
H04J 3/06
, H04N 21/236
, H04N 21/61
, H04L 7/04
, H04J 3/00
FI (5件):
H04J3/06 A
, H04N21/236
, H04N21/61
, H04L7/04 100
, H04J3/00 M
Fターム (14件):
5C164SB14P
, 5C164TA14S
, 5C164TA22P
, 5K028BB04
, 5K028EE03
, 5K028KK01
, 5K028MM17
, 5K028NN01
, 5K047BB01
, 5K047DD01
, 5K047DD02
, 5K047FF17
, 5K047HH01
, 5K047HH44
引用特許: