特許
J-GLOBAL ID:201803017673186128
半導体装置
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2018-024083
公開番号(公開出願番号):特開2018-107464
出願日: 2018年02月14日
公開日(公表日): 2018年07月05日
要約:
【課題】高速動作及び低消費電力化した半導体記憶装置を提供する。さらに、単位面積あたりの記憶容量を増加させ、キャパシタの容量を増加させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ワード線WL、ビット線BL、第1のキャパシタ、第2のキャパシタ及びトランジスタを有するサブメモリセルを、二以上有するメモリセルを有する。メモリセルにおいて、サブメモリセルが積層して形成される。該トランジスタは、半導体膜を介して第1のゲート及び第2のゲートが設けられ、第1のゲート及び第2のゲートはワード線と接続され、トランジスタのソース及びドレインの一方はビット線と接続され、トランジスタのソース及びドレインの他方は第1のキャパシタ及び第2のキャパシタと接続され、サブメモリセルそれぞれにおけるトランジスタの第1のゲート及び第2のゲートが重畳し、かつ、接続する半導体記憶装置である。【選択図】図1
請求項(抜粋):
第1の導電膜と、
第2の導電膜と、
前記第1の導電膜上及び前記第2の導電膜上の第1の絶縁膜と、
前記第1の絶縁膜上の第1の酸化物半導体膜と、
前記第1の酸化物半導体膜上の第2の絶縁膜と、
前記第2の絶縁膜上の第3の導電膜と、
前記第2の絶縁膜上の第4の導電膜と、を有し、
前記第1の酸化物半導体膜は、第1の領域と、第2の領域と、を有し、
前記第1の導電膜は、前記第1の絶縁膜を介して前記第1の領域と重なり、
前記第3の導電膜は、前記第2の絶縁膜を介して前記第1の領域と重なり、
前記第2の導電膜は、前記第1の絶縁膜を介して前記第2の領域と重なり、
前記第4の導電膜は、前記第2の絶縁膜を介して前記第2の領域と重なり、
前記第1の領域は、チャネル形成領域としての機能を有し、
前記第2の領域は、前記第1の領域よりも抵抗が低く、
前記第3の導電膜は、前記第1の導電膜と電気的に接続される半導体装置。
IPC (5件):
H01L 29/786
, H01L 21/823
, H01L 27/088
, H01L 21/824
, H01L 27/108
FI (6件):
H01L29/78 613Z
, H01L29/78 618B
, H01L29/78 617N
, H01L27/088 E
, H01L27/088 H
, H01L27/108 321
Fターム (135件):
5F048AA01
, 5F048AB01
, 5F048AC01
, 5F048AC10
, 5F048BA01
, 5F048BA14
, 5F048BA15
, 5F048BA16
, 5F048BA19
, 5F048BA20
, 5F048BB02
, 5F048BB03
, 5F048BB06
, 5F048BB08
, 5F048BB09
, 5F048BB11
, 5F048BB12
, 5F048BB14
, 5F048BC06
, 5F048BC18
, 5F048BD10
, 5F048BF02
, 5F048BF04
, 5F048BF06
, 5F048BF07
, 5F048BF12
, 5F048BF15
, 5F048BF16
, 5F048BG13
, 5F048CB02
, 5F048CB03
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, 5F048DA24
, 5F083AD02
, 5F083AD21
, 5F083AD69
, 5F083GA06
, 5F083GA10
, 5F083GA25
, 5F083JA02
, 5F083JA03
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, 5F083JA35
, 5F083JA36
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, 5F083JA44
, 5F083JA56
, 5F083JA60
, 5F110AA01
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, 5F110HJ01
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, 5F110HL01
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, 5F110HL07
, 5F110HL11
, 5F110HL12
, 5F110NN04
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, 5F110NN23
, 5F110NN24
, 5F110NN28
, 5F110NN33
, 5F110NN34
, 5F110NN35
, 5F110NN36
, 5F110NN72
, 5F110NN74
, 5F110QQ19
引用特許:
出願人引用 (5件)
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審査官引用 (2件)
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