特許

J-GLOBAL ID：201803017864393212

ループ状に配列された電界効果トランジスタセルを有する電界効果トランジスタ

発明者： ロドリゲス,イストヴァン ,  ライグトン,クリストファー,エム. ,  ビールニス,アラン,ジェイ.
出願人/特許権者： レイセオン カンパニー
代理人 (3件)： 伊東 忠重 ,  伊東 忠彦 ,  大貫 進介
公報種別：公表公報
出願番号（国際出願番号）：特願2018-508692
公開番号（公開出願番号）：特表2018-528611
出願日： 2016年08月09日
公開日（公表日）： 2018年09月27日
要約：

提供される電界効果トランジスタ(FET)が: 基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のFETセルであり、当該FETセルの各々がソースパッドの1個とドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のFETセル; 当該FETセルの各々のゲート電極に接続された1個のゲートコンタクト; FETセルの各々のドレインパッドに接続されたドレインコンタクト;及び FETセルの各々のソースパッドに接続されたソースコンタクト;を備える。複数個のFETセルがループ形状に配列されている。

請求項（抜粋）：

電界効果トランジスタ(FET)であって: 基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のFETセルであり、当該FETセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のFETセル; 当該FETセルの各々の前記ゲート電極に接続された1個のゲートコンタクト; 前記FETセルの各々の前記ドレインパッドに接続されたドレインコンタクト; 前記FETセルの各々の前記ソースパッドに接続されたソースコンタクト; を備え、 前記複数個のFETセルがループの形状に配列されている、電界効果トランジスタ(FET)。

IPC (2件)：

H01L 21/338 ,  H01L 29/812

FI (2件)：

H01L29/80 L ,  H01L29/80 U

Fターム (11件)：

5F102FA07 ,  5F102FA10 ,  5F102GA18 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ04 ,  5F102GL04 ,  5F102GS07 ,  5F102GS09 ,  5F102GV01

引用特許：

審査官引用 (3件)

• 特開平2-039573
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平5-018315   出願人：日本電気株式会社
• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願2009-005857   出願人：パナソニック株式会社