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J-GLOBAL ID:201902212045912226   整理番号:19A1936369

低漏れSRAMビットセルの設計【JST・京大機械翻訳】

Design of Low Leakage SRAM Bitcell
著者 (6件):
資料名:
巻: 2019  号: ELNANO  ページ: 245-248  発行年: 2019年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
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CMOSスケーリングは,サブ閾値漏れ,ゲート漏れおよびデバイス変動成長漏れ電流に影響を及ぼす。静的ランダムアクセスメモリ(SRAM)セルは,集積回路(IC)の大部分の分野に従事している。それは,SRAMにおける重要なキー因子になるFinFETビットセルを実装した。さらに,ダイオード接続NMOS/PMOSトランジスタを用いて8T SRAMセルを実装し,漏れ電流を低減した。提案した回路における漏れ低減のために異なるアプローチを用いた。その結果,SRAMビットセルにおける漏れ電力は減少し,より良い性能を発揮した。提案したSRAMビットセルは6T SRAMビットセル上で約3倍の漏れ電力の改善を示した。提案したSRAMビットセルの読出しとライトアクセス時間は約18%増加した。電力も約10%減少した。漏れ低減の提案された技術は,FinFET SRAMのためのSynopsys Armenia教育部門のSAED14nm技術を使用することによって実装された。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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, 【Automatic Indexing@JST】
分類 (2件):
分類
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半導体集積回路  ,  図形・画像処理一般 
タイトルに関連する用語 (5件):
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