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J-GLOBAL ID：201902223075500139   整理番号：19A1384891

SiベースRF回路の面積サイズ低減のためのオンチップインダクタ構造(CUL)の下の回路【JST・京大機械翻訳】

Circuit Under on-chip-inductor structure (CUL) for the areal size reduction of Si-based RF circuit

著者 (9件)： Uchida Shinichi (Renesas Electronics Corporation, Tokyo, Japan) ,  Kuwajima Teruhiro (Renesas Semiconductor Manufacturing Co., Ltd., Japan) ,  Koh Risho (Renesas Electronics Corporation, Tokyo, Japan) ,  Kuramoto Takafumi (Renesas Electronics Corporation, Tokyo, Japan) ,  Ono Akio (Renesas Semiconductor Manufacturing Co., Ltd., Japan) ,  Kamada Takuho (Renesas Semiconductor Manufacturing Co., Ltd., Japan) ,  Iida Tetsuya (Renesas Semiconductor Manufacturing Co., Ltd., Japan) ,  Matsumoto Akira (Renesas Semiconductor Manufacturing Co., Ltd., Japan) ,  Nakashiba Yasutaka (Renesas Semiconductor Manufacturing Co., Ltd., Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： EDTM  ページ： 10-12  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 再分布層(RDL)中に形成された高Qインダクタ(Q_peak>19)を含むオンチップインダクタ構造(CUL)の新しい回路を提案し,RF埋め込みMCUS/SoCのチップサイズを低減した。RF性能を劣化させることなく,CUL実装のための設計方法論も検討した。提案したCUL構造によるLC-VCOの測定位相雑音は,性能を損なうことなく,フットプリントを効果的に低減できることを示唆した。提案した技術によりPLLサイズを30%低減できると推定した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 位相雑音 ,  *ケイ素 ,  再分布
準シソーラス用語： フットプリント ,  設計方法論 ,  チップサイズ ,  システムオンチップ ,  *オンチップインダクタ ,  *高周波回路 , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  電力変換器  (NB08030B)

タイトルに関連する用語 (5件)： Si ,  RF回路 ,  面積 ,  サイズ ,  オンチップインダクタ