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J-GLOBAL ID：201902225983790801   整理番号：19A2571569

デバイスから回路へ:5nmナノシートの性能のモデリング【JST・京大機械翻訳】

From devices to circuits: modelling the performance of 5nm nanosheets

著者 (11件)： Brown Andrew R. (Synopsys Northern Europe Ltd, Glasgow, UK) ,  Wang Liping (Synopsys Northern Europe Ltd, Glasgow, UK) ,  Asenov Plamen (Synopsys Northern Europe Ltd, Glasgow, UK) ,  Klupfel Fabian J. (Fraunhofer IISB, Erlangen, 91058, Germany) ,  Cheng Binjie (Synopsys Northern Europe Ltd, Glasgow, UK) ,  Martinie Sebastien (CEA Leti, Grenoble, 38054, France) ,  Rozeau Olivier (CEA Leti, Grenoble, 38054, France) ,  Barraud Sylvain (CEA Leti, Grenoble, 38054, France) ,  Barbe Jean-Charles (CEA Leti, Grenoble, 38054, France) ,  Millar Campbell (Synopsys Northern Europe Ltd, Glasgow, UK) ,  Lorenz Jurgen K. (Fraunhofer IISB, Erlangen, 91058, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： SISPAD  ページ： 1-4  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 5nm積層ナノワイヤを用いた設計技術共最適化のシミュレーションフローを示した。ベンチマーク回路の挙動に及ぼす重要なプロセスパラメータの変化の影響を,可変性を意識したコンパクトモデルの使用により調べ,全体的および局所的変動性を説明した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： プロセスパラメータ ,  *ナノシート ,  ナノワイヤ ,  *モデリング ,  シミュレーション ,  最適化
準シソーラス用語： コンパクトモデル ,  ベンチマーク回路 ,  設計技術 , 【Automatic Indexing@JST】

分類 (5件)： 図形・画像処理一般  (JE04010I) ,  音声処理  (JE05000E) ,  医用画像処理  (JE04020T) ,  NMR一般  (BM07041R) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (2件)： ナノシート ,  モデリング