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J-GLOBAL ID:201902228701966419   整理番号:19A2718407

サージ応力下のデバイスの故障を調べるための共設計回路シミュレーション【JST・京大機械翻訳】

Co-design Circuit Simulation to Investigate the Failure of Devices under Surge Stress
著者 (4件):
資料名:
巻: 2019  号: EMC Sapporo/APEMC  ページ: 262-265  発行年: 2019年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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システム効率的ESD設計(SEED)は,システムの静電気放電(ESD)挙動をシミュレーションするための有効な方法である。このシミュレーション法に基づいて,本研究では,サージ応力下でのハイブリッドトリガパワークランプの共設計保護回路と故障の過渡的挙動を調べた。送電線パルス(TLP)I-V曲線の利用に加えて,過渡的なTLP波形も,共同設計保護回路におけるコンポーネントとデバイスモデルを構築するために使用される。さらに,本研究では,電力クランプの共同設計保護回路と故障解析のシミュレーション結果を検証するために,関連測定を含めた。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
分類
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信号理論 
タイトルに関連する用語 (4件):
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