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J-GLOBAL ID：201902240985355752   整理番号：19A0106241

可逆加算器/減算器ブロックと算術論理ユニットの最小多重制御Toffoli回路のための機能設計

Function Design for Minimum Multiple-Control Toffoli Circuits of Reversible Adder/Subtractor Blocks and Arithmetic Logic Units

著者 (4件)： ALI Md Belayet (Department of Electrical Engineering and Computer Science, Iwate University) ,  HIRAYAMA Takashi (Department of Electrical Engineering and Computer Science, Iwate University) ,  YAMANAKA Katsuhisa (Department of Electrical Engineering and Computer Science, Iwate University) ,  NISHITANI Yasuaki (Department of Electrical Engineering and Computer Science, Iwate University)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E101.A  号： 12  ページ： 2231-2243(J-STAGE)  発行年： 2018年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,可逆加減算ブロックと算術論理ユニット(ALU)の設計を提案した。本アプローチの主要概念は,既存の関連研究のそれとは異なり;機能設計を重視した。可逆関数を調査するための本アプローチは,(a)不可逆関数の,不完全に指定された可逆関数への埋め込み,(b)操作割り当て,及び(c)機能出力の順列。可逆関数の設計におけるさらなる改良のために,これらの技術のいくつかの拡張を行った。結果として生じる可逆回路は,多重制御Toffoliゲートの数に関して,既存の設計のそれよりも小さい。得られた回路の量子コストを評価するために,実験のために回路を縮小量子回路に変換した。結果はまた,量子コストにおける加算器/減算器ブロックとALUの実現の優位性を示した。(翻訳著者抄録)

シソーラス用語： *加算器 ,  *減算器 ,  *演算プロセッサ ,  *論理回路 ,  *設計 ,  原価 ,  回路
準シソーラス用語： *Toffoliゲート ,  *機能設計 ,  計算コスト ,  *算術論理ユニット ,  *全加算器 ,  量子回路

著者キーワード (7件)： 可逆関数 ,  可逆加算器/減算器 ,  可逆演算論理ユニット ,  不完全指定関数 ,  運転割当 ,  量子コスト ,  多重制御Toffoli

分類 (3件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B) ,  専用演算制御装置  (JC04030Y)

引用文献 (43件)：

• [1] M.K. Thomsen, R. Gluck, and H.B. Axelsen, “Reversible arithmetic logic unit for quantum arithmetic,” J. Phys. A: Math. Theor., vol.43, no.38, 2010. 10.1088/1751-8113/43/38/382002
• [2] M. Morrison and N. Ranganathan, “Design of reversible ALU based on novel programmable reversible logic gate structures,” IEEE Computer Society Annual Symposium on VLSI, pp.126-131, 2011. 10.1109/isvlsi.2011.30
• [3] R. Aradhaya, K.N. Muralidhara, and B. Kumar, “Design of low power arithmetic unit based on reversible logic,” International Journal of VLSI and Signal Processing Applications, vol.1, no.1, pp.30-38, 2011.
• [4] B.K. Sikdar, “Design of fault tolerant reversible arithmetic logic unit in QCA,” International Symposium on Electronic System Design, 2012. 10.1109/ised.2012.50
• [5] S. Sultan and K. Radecka, “Reversible architecture of computer arithmetic,” Int. J. Comput. Appl., vol.93, no.14, pp.6-14, May 2014. 10.5120/16281-5852

タイトルに関連する用語 (5件)： 加算器 ,  減算器 ,  算術論理ユニット ,  多重 ,  機能設計