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J-GLOBAL ID：201902252369609739   整理番号：19A1416415

動的メモリ応用のための平面トリゲートトンネル電界効果トランジスタの動作への洞察【JST・京大機械翻訳】

Insights into operation of planar tri-gate tunnel field effect transistor for dynamic memory application

著者 (2件)： Navlakha Nupur (Low Power Nanoelectronics Research Group, Discipline of Electrical Engineering, Indian Institute of Technology Indore, Simrol 453552, India) ,  Kranti Abhinav (Low Power Nanoelectronics Research Group, Discipline of Electrical Engineering, Indian Institute of Technology Indore, Simrol 453552, India)
資料名： Journal of Applied Physics  (Journal of Applied Physics)
巻： 122  号： 4  ページ： 044502-044502-9  発行年： 2017年 
JST資料番号： C0266A  ISSN： 0021-8979  CODEN： JAPIAU  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 平面三ゲートトンネル電界効果トランジスタ(TFET)に基づく動的メモリのためのエネルギー障壁の制御によるデバイス物理と動作への洞察を示した。このアーキテクチャは,ソース側の二重ゲート(G1)とシリコン膜のドレイン端の単一ゲート(G2)から成る。二重ゲート(G1)は,増強結合を通してトンネリングベースの読取機構を効果的に強化し,チャネル上の静電制御を改善した。単一ゲート(G2)はバイアスと仕事関数の適切な選択を通して誘起されるポテンシャル障壁のホールを制御する。結果は,平面トリゲートが,2つの複合計量(M1とM2),すなわち,(i)Sense Margin(SM)と保持時間(RT),すなわちM1=SM×RTと(ii)S2=SM×CRの積で評価した最適性能を達成することを示した。デバイスパラメータの最適使用によりゲート(G1とG2)により生成された障壁の調節は,他のトンネリングベースの動的メモリアーキテクチャと比較して,スケール長さの大幅な改善により,より良い性能計量をもたらす。研究は,G1,G2および横方向間隔の長さが,それぞれ25nm,50nm,および30nmまで縮小でき,一方,(M1,M2)に対して妥当な値を達成することを示した。本研究では,より低いバイアス値における平面トリゲートトポロジーの使用を通して,TFETベースの動的ランダムアクセスメモリ(DRAM)における進歩を示すための系統的アプローチを実証した。平面トリゲートアーキテクチャの概念,設計,および操作は,TFETベースのDRAMのための価値ある視点を提供する。Copyright 2019 AIP Publishing LLC All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： トンネル効果 ,  チャネル ,  DRAM ,  ポテンシャル障壁 ,  *ダイナミックメモリ ,  保持時間 ,  計算機アーキテクチャ ,  バイアス ,  仕事関数
準シソーラス用語： 二重ゲート ,  エネルギー障壁 ,  *トンネル電界効果トランジスタ , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： 動的メモリ ,  応用 ,  トリ ,  ゲート ,  トンネル電界効果トランジスタ ,  洞察