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J-GLOBAL ID：201902252904813922   整理番号：19A2029552

ビルディングブロック型積層システムの性能評価

著者 (6件)： 天野英晴 (慶応大) ,  茅島秀人 (慶応大) ,  小島拓也 (慶応大) ,  坂本龍一 (東大) ,  近藤正章 (東大) ,  並木美太郎 (東京農工大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 119  号： 147(CPSY2019 17-40)(Web)  ページ： 1-6 (WEB ONLY)  発行年： 2019年07月17日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ビルディングブロック型計算システムは,小規模なチップを誘導結合ワイヤレスチップ間接続TCI(Thru-Chip Interface)により接続することで,様々なシステムを構築できる。2013年度~2017年度に実施された科学研究費基盤研究S「ビルディングブロック型計算システムの研究」では,TCIのIPを様々なチップに組込むことで,様々にチップを組み合わせることで必要な性能と機能を持つシステムを実現することを目標とした。本稿では,このプロジェクトで開発したチップおよびTCI部の実チップ評価を示す。ホストプロセッサGeyserTTと畳み込みニューラルネットワークアクセラレータSNACCは目標動作周波数の50MHzで動作し,電力消費は,約35mW,4.8mWで十分小かった。共有メモリチップSMTTは最大130MHzで動作し,50MHz動作時の電力は2.5mWであった。一方,TCI部の最大動作周波数は10MHzで,電源電圧を上げる必要上,必要電力はチャネル当たり38.9mWとなり,システムの大部分を占めることがわかった。(著者抄録)

シソーラス用語： *半導体チップ ,  積層構造 ,  通信技術 ,  *ニューラルネットワーク ,  消費電力 ,  電磁結合 ,  性能評価 ,  インタフェイス ,  畳込みニューラルネットワーク ,  無線通信技術
準シソーラス用語： TCI【インタフェース】 ,  チップ【IC】 ,  ワイヤレス技術 ,  誘導結合 ,  スルーチップインターフェイス

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (13件)：

• A.Nomura, Y.Matsushita, J.Kadomoto, H.Matsutani, T.Kuroda, and H.Amano. 3d chip stack with inductive coupling thruchip interface. International Journal of Network and Computing, 8(1), 2018.
• http://www.am.ics.keio.ac.jp/kaken_s. 科研費基盤研究 (S) ビルディングブロック型計算システムに関する研究ホームページ. 2015.
• D. Ikebuchi, N. Seki, Y. Kojima, M. Kamata, L. Zhao, H. Amano, T. Shirai, S. Koyama, T. Hashida, Y. Umahashi, H. Masuda, K. Usami, S. Takeda, H. Nakamura, M. Namiki, and M. Kondo. ”geyser-1: A mips r3000 cpu core with fine grain runtime power gating”. In IEEE ASSCC, pages 281-284, 2009.
• T. Kojima, N. Ando, Y. Matshushita, H. Okuhara, N. A. V. Doan, and H. Amano. Real chip evaluation of a low power CGRA with optimized application mapping. In Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, page 13. ACM, 2018.
• N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda. A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping. In Proceedings of the International Solid-State Circuits Conference (ISSCC’07), pages 358-359, Feb. 2007.

タイトルに関連する用語 (2件)： ビルディングブロック ,  性能評価