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J-GLOBAL ID：201902253067618479   整理番号：19A0187251

FPGA実装Viterbi復号器におけるユーザメモリに及ぼす単一イベントアップセット(SEUS)の影響の解析【JST・京大機械翻訳】

Analysis of the Effects of Single Event Upsets (SEUs) on User Memory in FPGA Implemented Viterbi Decoders

著者 (5件)： Gao Zhen (Tianjin University, School of Electrical and Information Engineering, Tianjin, 300072, China) ,  Yan Lina (Tianjin University, School of Electrical and Information Engineering, Tianjin, 300072, China) ,  Zhu Jinhua (Tianjin University, School of Electrical and Information Engineering, Tianjin, 300072, China) ,  Han Ruishi (Tianjin University, School of Electrical and Information Engineering, Tianjin, 300072, China) ,  Reviriego Pedro (Universidad Antonio de Nebrija, ARIES Research Center, Madrid, 28040, Spain)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DFT  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,SRAMベースFPGA上に実装したViterbi復号器のユーザメモリに対する単一イベントアップセット(SEU)の影響を解析した。最初に,FPGA Viterbi復号器実装を用いて,ユーザメモリにマッピングされた構造を研究した。次に,これらの構造の各々に対するSEU耐性能力を理論的に解析した。最後に,故障注入実験を行い,解析を検証した。解析と実験の両方の結果は,ユーザメモリ上のほとんどのSEUがViterbi復号器によって許容され,より低いビット誤り率,復号器のフォールトトレランスがより良いことを示した。復号器の誤り訂正限界を超える高ビット誤り率に対しても,ユーザメモリ上のSEUの95%以上が許容できる。SEU耐性解析と結果は,将来における復号器の選択的硬化を実行するために使用される。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *SEU【シングルイベント】 ,  誤り訂正 ,  *復号器 ,  *FPGA ,  SRAM ,  *記憶装置 ,  フォールトトレランス
準シソーラス用語： ビット誤り率 ,  故障注入 ,  FPGA実装 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： FPGA実装 ,  復号器 ,  単一イベントアップセット ,  解析