文献

J-GLOBAL ID：201902258718368476   整理番号：19A2608364

誤り耐性応用のための電力遅延誤差効率の良い近似加算器【JST・京大機械翻訳】

Power-Delay-Error-Efficient Approximate Adder for Error-Resilient Applications

著者 (4件)： Kumar Vinay (Department of ECE, NIT Meghalaya, Shillong 793003, Meghalaya, India) ,  Singh Ankit (Department of ECE, NIT Meghalaya, Shillong 793003, Meghalaya, India) ,  Upadhyay Shubham (Department of ECE, NIT Meghalaya, Shillong 793003, Meghalaya, India) ,  Kumar Binod (Department of Electrical Engineering, IIT Bombay, Mumbai 400076, Maharashtra, India)
資料名： Journal of Circuits, Systems, and Computers  (Journal of Circuits, Systems, and Computers)
巻： 28  号： 10  ページ： 1950171  発行年： 2019年 
JST資料番号： W0526A  ISSN： 0218-1266  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： シンガポール (SGP)  言語： 英語 (EN)

抄録/ポイント： 電力消費はCMOS回路の主要な関心事である。近似計算は,電力消費を低減し,電力遅延積(PDP)の観点から性能を改善するので,この問題に対処するための潜在的な解決策である。近似計算における電力消費の減少は,システムの誤差許容度に応じて精度の要求を近似することによって達成される。本論文は,既存の論理ゲートにおける不正確さを導入することによって,近似加算器を設計するための新しいアプローチを提示した。近似論理ゲートは,画像処理やデータマイニングなどのアプリケーションの誤り耐性に依存して,低電力誤り耐性システムの設計に柔軟性を提供する。提案した近似加算器(PAA)は,16ビットおよび32ビット加算器に対して,それぞれ0.123および0.1256の正規化平均誤差距離を有する既存の近似加算器より高い精度を有し,32ビット加算器に対して,16ビット加算器に対して1.924E-18[数式:原文を参照]Jおよび5.808E-18[数式:原文を参照]Jのより低いPDPを有した。また,PAAは,レイアウト面積と遅延に関して文献で報告された最近の近似加算器のいくつかより良く機能する。PAAの性能も画像処理応用で評価した。Copyright 2019 World Scientific Publishing Company All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *近似法 ,  データマイニング ,  *加算器 ,  柔軟性 ,  応用プログラム ,  *電力 ,  正規化 ,  乗算器 ,  電力消費 ,  画像処理
準シソーラス用語： 低電力化 ,  論理ゲート ,  近似計算 ,  CMOS集積回路 ,  *誤り耐性 , 【Automatic Indexing@JST】

著者キーワード (7件)： 近似計算 ,  近似圧縮機 ,  近似乗算器 ,  誤差計量 ,  パワー ,  レイアウト領域 ,  遅延

分類 (2件)： 電力変換器  (NB08030B) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (6件)： 誤り耐性 ,  応用 ,  遅延 ,  誤差 ,  近似 ,  加算器