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J-GLOBAL ID：201902262627705205   整理番号：19A0528017

二重エミッタ低減表面電界水平電流バイポーラトランジスタの電気性能に及ぼす局所p井戸基板パラメータの影響【JST・京大機械翻訳】

Impact of the local p-well substrate parameters on the electrical performance of the Double-Emitter Reduced-Surface-Field Horizontal Current Bipolar Transistor

著者 (3件)： Koricic Marko (University of Zagreb, Faculty of Electrical Engineering and Computing, Department of Electronics, Microelectronics, Computing and Intelligent Systems, Micro and Nano Electronics Laboratory, Croatia) ,  Zilak Josip (University of Zagreb, Faculty of Electrical Engineering and Computing, Department of Electronics, Microelectronics, Computing and Intelligent Systems, Micro and Nano Electronics Laboratory, Croatia) ,  Suligoj Tomislav (University of Zagreb, Faculty of Electrical Engineering and Computing, Department of Electronics, Microelectronics, Computing and Intelligent Systems, Micro and Nano Electronics Laboratory, Croatia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MIPRO  ページ： 83-87  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： デバイスシミュレーションにより,二重エミッタ誘導表面場水平電流双極トランジスタを解析した。第二ドリフト領域を導入するために用いられる局所p井戸基板の幾何学的パラメータを調べた。p井戸LPW=0.5μmの長さはトランジスタ電流利得に依存しない効率的な電場遮蔽とBVCEOを得るのに十分であることを示した。外因性ベースとpウェル領域(DPW)間の距離の解析は,最適DPWが存在することを示した。LPW=0.5μmとDPW=0.6μmを有する最適構造は,BVCEO=30VとfT=7GHzを有した。仮定したp井戸マスク不整合公差により,BVCEOとfTの間の良好なトレードオフを,Johnsonの限界においてfT BVCEOを持つトランジスタにより達成した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ドリフト ,  電気特性 ,  *トランジスタ ,  *電流 ,  *バイポーラトランジスタ ,  不整合 ,  公差 ,  *電場
準シソーラス用語： 電流利得 ,  幾何学的パラメータ ,  デバイスシミュレーション , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： エミッタ ,  電界 ,  バイポーラトランジスタ ,  電気性能 ,  井戸 ,  パラメータ