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J-GLOBAL ID：201902267492537729   整理番号：19A0309639

デバイス回路アーキテクチャ共最適化のためのバイアスイッチFPGAの性能モデリング【JST・京大機械翻訳】

Performance Modeling of VIA-Switch FPGA for Device-Circuit-Architecture Co-Optimization

著者 (3件)： Higuchi Tatsuhiro (Kyoto University, Graduate School of Informatics, Yoshida-honmachi, Sakyo-ku, Kyoto, 606-8501, JAPAN) ,  Ishihara Tohru (Kyoto University, Graduate School of Informatics, Yoshida-honmachi, Sakyo-ku, Kyoto, 606-8501, JAPAN) ,  Onodera Hidetoshi (Kyoto University, Graduate School of Informatics, Yoshida-honmachi, Sakyo-ku, Kyoto, 606-8501, JAPAN)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： SOCC  ページ： 112-117  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,プログラマブル相互接続と論理構成のためのビアスイッチと呼ばれる新しいスイッチングデバイスを用いたFPGA(フィールドプログラマブルゲートアレイ)の性能モデリングについて議論した。得られたモデルを用いて,全体のチップレベル性能が,デバイス特性,閾値電圧,レイアウト構造,FPGAアーキテクチャなどの様々な設計パラメータによってどのように影響されるかを評価することができ,ターゲット製造プロセスの下でデバイス回路アーキテクチャの共同最適化を可能にした。性能最適化例を,最小エネルギーに対するしきい値電圧ターンオン,最小ED積演算,およびエネルギー低減に対する交差点決定のような65nm CMOSプロセスを仮定して示した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *計算機アーキテクチャ ,  スイッチング素子 ,  *最適化 ,  相互接続 ,  *FPGA ,  CMOS ,  ターンオン ,  生産工程 ,  演算 ,  交差点 ,  *スイッチ ,  ビール
準シソーラス用語： 最小エネルギー原理 ,  閾値電圧 ,  デバイス特性 , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  医用画像処理  (JE04020T) ,  NMR一般  (BM07041R)

タイトルに関連する用語 (4件)： アーキテクチャ ,  最適化 ,  FPGA ,  性能モデリング