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J-GLOBAL ID：201902268816056311   整理番号：19A2179467

65nm CMOS技術による24.8dBm出力電力と24.3%PAEを持つKaバンド積層電力増幅器【JST・京大機械翻訳】

A Ka-Band Stacked Power Amplifier with 24.8-dBm Output Power and 24.3% PAE in 65-nm CMOS Technology

著者 (4件)： Yang Chang (Dept. of Electr. Eng., Nat. Taiwan Univ., Taipei, Taiwan) ,  Bo-Ze Lu (Dept. of Electr. Eng., Nat. Taiwan Univ., Taipei, Taiwan) ,  Yunshan Wang (Dept. of Electr. Eng., Nat. Taiwan Univ., Taipei, Taiwan) ,  Huei Wang (Dept. of Electr. Eng., Nat. Taiwan Univ., Taipei, Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： IMS  ページ： 316-319  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,5G応用のための65nm CMOSプロセスにおける中和技術を用いた完全集積1段3スタックKaバンド電力増幅器(PA)を示した。出力パワーを増加させるために,2つの差動PAセルを結合するために,変換器ベースの電力結合器を採用した。4つの小さなサイズのスタックセットを,効率を上げるための1つの差動PAセルとして一緒に結合した。シャントフィードバックドレインソースコンデンサを用いて,3スタックPAにおける各トランジスタのドレインとソース間の出力電圧を等しく分割した。提案したPAは,24.3%のピーク電力付加効率(PAE),21.7dBmの出力1dB圧縮点(OP_1dB),および38GHzで17.5dBの電力利得を有する24.8dBmの測定飽和出力(P_すわった)を達成した。パッドなしのチップサイズは0.146mm2である。著者の最良の知識に対して,この積層PAは,38GHz周辺で報告されたCMOS PAと比較して,最良の電力性能を実証した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： コンデンサ ,  フィードバック ,  中性化 ,  パッド ,  *電力増幅器 ,  トランジスタ ,  *電力 ,  電力付加効率 ,  変換器 ,  *CMOS
準シソーラス用語： チップサイズ ,  パワーゲイン ,  出力電圧 ,  *Kaバンド ,  *出力電力 , 【Automatic Indexing@JST】

分類 (1件)： アンテナ  (ND06000M)

タイトルに関連する用語 (4件)： CMOS技術 ,  出力電力 ,  Kaバンド ,  電力増幅器