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J-GLOBAL ID：201902283029338383   整理番号：19A0511499

大規模SFQ論理回路のための集積化列ベースのセル配置と相互接続合成ツール【JST・京大機械翻訳】

An Integrated Row-Based Cell Placement and Interconnect Synthesis Tool for Large SFQ Logic Circuits

著者 (5件)： Shahsavani Soheil Nazar (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA) ,  Lin Ting-Ru (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA) ,  Shafaei Alireza (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA) ,  Fourie Coenrad J. (Stellenbosch University, Stellenbosch, South Africa) ,  Pedram Massoud (Department of Electrical Engineering, University of Southern California, Los Angeles, CA, USA)
資料名： IEEE Transactions on Applied Superconductivity  (IEEE Transactions on Applied Superconductivity)
巻： 27  号： 4  ページ： ROMBUNNO.1302008.1-8  発行年： 2017年 
JST資料番号： W0177A  ISSN： 1051-8223  CODEN： ITASE9  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,大規模なSFQ回路のためのセル配置,クロックツリー合成,および経路選定ステップをカバーしているrowベースの設計方法論を提示した。提案した配置ツールは,チップ上の列に固定高さがあるが可変幅のセルを配置する最先端のCMOSプレーナを実行することにより開始する。各列のセルは,各グループが同じ論理レベルでほとんどのkセルを含むようにグループ分けされる。次に,クロックルーティングのために,クロックをグループに分配するために受動伝送線路接続を持つHツリーを採用するHLツリーを提案し,各グループ内で,スプリッタとJosephson伝送線路(JTL)から成る線形経路がセルにクロックを提供する。kの増加はチップ面積を減少させるが,性能損失を招く可能性がある。提案した手法の有効性を評価するために,kの異なる値に対する32ビットKogge-Stone加算器の位置と経路の結果を報告した。この新しい設計方法論を用いることにより,全体のチップ面積を,Hツリークロックネットワークを伴う従来のCMOS配置の結果と比較して,27%低減できる。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 有効性 ,  クロック ,  伝送線路 ,  加算器 ,  CMOS ,  スプリッタ ,  *相互接続 ,  経路選定 ,  *論理回路 ,  線形性
準シソーラス用語： クロック分配網 ,  チップ面積 ,  設計方法論 ,  クロックツリー ,  SFQ回路 , 【Automatic Indexing@JST】

分類 (3件)： 専用演算制御装置  (JC04030Y) ,  移動通信  (ND08030H) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： 大規模 ,  SFQ ,  論理回路 ,  集積化 ,  セル ,  相互接続 ,  ツール