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J-GLOBAL ID：201902287194595763   整理番号：19A0708596

大規模組合せ最適化問題を解くための処理インメモリアプローチに基づく2.6A 2 ・30kスピンマルチチップスケーラブルアニーリングプロセッサ【JST・京大機械翻訳】

2.6 A 2 ・30k-Spin Multichip Scalable Annealing Processor Based on a Processing-In-Memory Approach for Solving Large-Scale Combinatorial Optimization Problems

著者 (4件)： Takemoto Takashi (Hitachi, Sapporo, Japan) ,  Hayashi Masato (Hitachi, Tokyo, Japan) ,  Yoshimura Chihiro (Hitachi, Tokyo, Japan) ,  Yamaoka Masanao (Hitachi, Tokyo, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ISSCC  ページ： 52-54  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最近の10年は,アニーリングプロセッサ[1,2]として一般的に知られている新しいコンピュータアーキテクチャの開発において印象的な進歩を見ている。アニーリングプロセッサはIsingモデルの基底状態を発見するための高速手段を提供する。従って,NP困難組合せ最適化問題を効率的に解くことができる。超伝導回路[1]に基づく量子アニール器に加えて,CMOS技術に基づくアニーリングプロセッサは関心が高まり,シミュレーテッドアニーリング(SA)[2]に基づいて開発されている。しかしながら,これらのCMOSアニーリングプロセッサ(CMOS-AP)は,例えば,1)係数のビット幅の拡大,2)プロセッサにより処理されるスピン数の増加,のような改善の余地がある。これらの課題に取り組むために,CMOS回路とSRAMが密接に結合されているプロセスインメモリ方式に基づくCMOS-APを開発した。その鍵となる特徴は3倍である。すなわち,スピン演算子(処理局所メモリ)であり,Gibbs分布に従って拡張可能なビット幅と高速平行スピン更新を持つ係数を与える。2つのIsingチップを接続する低待ち時間チップ間インタフェース(I/F)は,スピン数の増加をもたらす。また,スピン演算子をSRAMセルと直接接続する高集積スピン回路を開発した。2×30kスピンシステムに設置されたCMOS-APは,CPU上で動作するSAよりもエネルギー効率1.75×10~5高いマルチチップ動作の能力を実証した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 高速度 ,  CMOS ,  基底状態 ,  *記憶装置 ,  待ち時間 ,  SRAM ,  計算機アーキテクチャ ,  *組合せ最適化問題 ,  エネルギー効率 ,  インタフェイス ,  シミュレーテッドアニーリング ,  *焼なまし ,  Ising模型 ,  *演算プロセッサ
準シソーラス用語： CMOS技術 , 【Automatic Indexing@JST】

分類 (2件)： パターン認識  (JE07000S) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： 大規模 ,  組合せ最適化問題 ,  スピン