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J-GLOBAL ID：201902294732993313   整理番号：19A2024868

グラフベース仕様によるシミュレーションベースのハードウェア検証【JST・京大機械翻訳】

Simulation-Based Hardware Verification with a Graph-Based Specification

著者 (3件)： Lv Zhao ( College of Computer, National University of Defense Technology, Changsha 410072, China) ,  Chen Shuming ( College of Computer, National University of Defense Technology, Changsha 410072, China) ,  Wang Yaohua ( College of Computer, National University of Defense Technology, Changsha 410072, China)
資料名： Mathematical Problems in Engineering (Web)  (Mathematical Problems in Engineering (Web))
巻： 2018  ページ： Null  発行年： 2018年 
JST資料番号： U7803A  ISSN： 1024-123X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： シミュレーションに基づく検証は,そのスケーラビリティと使用の容易さのため,ハードウェア検証のための主要技術である。しかし,それは徹底的ではない。形式的検証技術は機能的正当性を徹底的に証明することができるが,それらは状態爆発問題によるそれらの設計の規模に関して制限されている。代わりに,半形式的アプローチは,スケーラビリティ,消耗性,資源コストの間の妥協を含むことができる。したがって,著者らは,イベント駆動フローグラフベースの仕様を提案する。それは,全体の状態空間の探査なしで,サイクル正確な機能的挙動を記述することができる。提案した仕様に従って入力系列を効率的に生成するために,著者らは,ランダム試験ベクトルの問題を解決するために,提案した知的冗長性低減戦略を含む機能的自動テストパターン生成(ATPG)アプローチを導入した。また,検証のより信頼できる測度をサポートするために形式仕様に基づく汎関数被覆基準を提案した。提案した半形式的アプローチに基づく検証プラットフォームを実装し,提案した半形式的アプローチを制約付きランダム化テスト(CRT)アプローチと比較した。実験結果は,提案した半形式的検証法が検証(DUV)下での設計の機能的正当性のより徹底的で効果的な探索を確実にすることを示した。Copyright 2018 Zhao Lv et al. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 測度 ,  冗長性 ,  *ハードウェア ,  ベクトル ,  被覆 ,  汎関数 ,  *シミュレーション
準シソーラス用語： ATPG ,  テストパターン生成 ,  状態空間 ,  イベント駆動 ,  状態爆発問題 ,  形式的検証 , 【Automatic Indexing@JST】

分類 (1件)： 計算機システム開発  (JD02010R)

引用文献 (22件)：

• H. D. Foster, "Trends in functional verification," Proceedings of the the 52nd Annual Design Automation Conference, pp. 1-6, San Francisco, Calif, USA, June 2015.
• S. Saponara, L. Fanucci, M. Coppola, "Design and coverage-driven verification of a novel network-interface IP macrocell for network-on-chip interconnects," Microprocessors and Microsystems, vol. 35, no. 6, pp. 579-592, 2011.
• Y. Naveh, M. Rimon, I. Jaeger et al., "Constraint-based random stimuli generation for hardware verification," AI Magazine, vol. 28, pp. 13-305, 2007.
• A. M. Gharehbaghi, B. H. Yaran, S. Hessabi, M. Goudarzi, "An assertion-based verification methodology for system-level design," Computers and Electrical Engineering, vol. 33, no. 4, pp. 269-284, 2007.
• R. Jones, J. OLeary, C.-J. H. Seger, "Practical Formal Verification in microprocessor design," IEEE Design & Test of Computers, vol. 18, no. 4, pp. 16-25, 2001.

タイトルに関連する用語 (5件)： グラフ ,  仕様 ,  シミュレーション ,  ハードウェア ,  検証