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J-GLOBAL ID：202002210767350663   整理番号：20A2212845

EMC解析に向けたオンチップ電力配送ネットワークのための簡単だが正確な容量推定法

A simple yet precise capacitance estimation method for on-chip power delivery network towards EMC analysis

著者 (6件)： Kanamoto Toshiki (Graduate School of Science and Technology, Hirosaki University) ,  Kasai Koki (Graduate School of Science and Technology, Hirosaki University) ,  Hatakeyama Kan (Graduate School of Science and Technology, Hirosaki University) ,  Kurokawa Atsushi (Graduate School of Science and Technology, Hirosaki University) ,  Nagase Tomoyuki (Graduate School of Science and Technology, Hirosaki University) ,  Imai Masashi (Graduate School of Science and Technology, Hirosaki University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 17  号： 14  ページ： 20200198(J-STAGE)  発行年： 2020年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本レターでは,最小サインオフデータによりトランジスタレベルでオンチップ静電容量を正確に抽出する方法を提案した。本研究での電磁適合性(EMC)の懸念として,オンチップ容量の正確な推定がLSIパッケージボードシステムの電力配送ネットワーク(PDN)の設計に重要である。しかし,従来の方法は,チップレベルで容量を抽出するために,サインオフデータ以外の追加ライブラリを必要とする。提案方法では,トランジスタレベルで同時にデバイス固有容量をシミュレーションすることによって,抽出容量の精度を改善し,また,一般的に使用される設計資源とフローを同様に利用することを可能にする。実験結果は,提案した方法によって推定した130nm技術による製作チップの静電容量が,静電容量の測定と比較して8%以内の誤差であることを示した。全抽出プロセスは短期間で行うことができる。(翻訳著者抄録)

シソーラス用語： *電磁干渉 ,  *静電容量 ,  電磁両立性 ,  計算機シミュレーション ,  *超小形回路技術 ,  トランジスタ ,  電気測定 ,  ICパッケージ
準シソーラス用語： *EMC【電磁干渉】 ,  オンチップ ,  *キャパシタンス ,  静電容量測定 ,  電磁適合性

著者キーワード (5件)： オンチップ静電容量 ,  静電容量測定 ,  抽出 ,  電力供給ネットワーク(PDN) ,  電磁両立性(EMC)

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (35件)：

• [1] R.H. Dennard, et al.: “Design of ion-implanted MOSFET’s with very small physical dimensions,” IEEE J. Solid-State Circuits 9 (1974) 256 (DOI: 10.1109/JSSC.1974.1050511).
• [2] Semiconductor Industry Association: International technology roadmap for semiconductors (2013) https://www.semiconductors.semiconductors-itrs/.
• [3] K.T. Tang and E.G. Friedman: “Estimation of transient voltage fluctuations in the CMOS-based power distribution networks,” The 2001 IEEE International Symposium on Circuits and Systems 5 (2001) 463 (DOI: 10.1109/ISCAS.2001.922085).
• [4] K.T. Tang and E.G. Friedman: “On-chip ΔI noise in the power distribution networks of high speed CMOS integrated circuits,” 13th Annual IEEE International ASIC/SOC Conference (2000) 53 (DOI: 10.1109/ASIC.2000.880675).
• [5] A. Waizman, et al.: “CPU power delivery impedance profile resonances impact on core FMAX,” 2006 IEEE Electrical Performance of Electronic Packaging (2006) 119 (DOI: 10.1109/EPEP.2006.321206).

タイトルに関連する用語 (5件)： EMC ,  解析 ,  オンチップ ,  配送 ,  推定法