4次桁上げ先読み加算器を用いた低電力高速乗算器の設計と実装【JST・京大機械翻訳】

Muralidharan V.; Sathish Kumar N.

文献

J-GLOBAL ID：202002228631188248 整理番号：20A1201028

4次桁上げ先読み加算器を用いた低電力高速乗算器の設計と実装【JST・京大機械翻訳】

Design and implementation of low power and high speed multiplier using quaternary carry look-ahead adder

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巻： 75 ページ： Null 発行年： 2020年
JST資料番号： H0781A ISSN： 0141-9331 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：オランダ (NLD) 言語：英語 (EN)

半導体技術の速度成長の結果として,埋め込まれ,携帯可能なディジタル信号処理(DSP)システムの必要性が増加している。乗算器はほとんどすべてのDSP応用において最も重要な部分である。従って,高速DSPには低電力,高速乗算器が必要である。アレイ乗算器は通常の構造を持ち,非常に容易に設計できるので,高速乗算器の一つである。完全加算器と半分加算器を用いることにより,非符号化数の乗算にアレイ乗算器を用いた。これは部分和の以前の計算に依存し,最終出力を生成する。したがって,遅れはより多くの出力を生み出す。以前の研究において,複合金属酸化物半導体(CMOS)キャリア(CLA)とCMOS電力ゲーティングベースのCLAを,乗算器の速度を最大化し,最小遅れで電力消費を改善するために使用した。CMOS論理は基数2(バイナリ)数システムに基づいている。算術演算において,主要な問題は二値システムにおける搬送に対応する。第四紀信号処理(QSD)のようなより高い基数システムは,運ぶことなく演算操作を実行するために使用することができた。提案したシステムは,性能を向上させるために,第四の信号処理数システム(QSD)ベースのCarry Look-Ahead Adder(CLA)を有するアレイ乗算器を設計した。一般的に,第四のデバイスは,二元論理デバイスに必要なものよりも,同じ量のデータを処理するために,より簡単な回路を必要とする。したがって,第四紀論理は,加算器の速度と高スループットを改善するために,CLAに適用される。アレイ乗算器アーキテクチャにおいて,完全加算器の代わりに,QSDに基づくloo先加算器を用いた。これは,電力の低消費と迅速な乗算を容易にする。Tanner EDAツールは,180nm技術において提案した乗算回路をシミュレーションするために使用した。面積に関して,電力遅延積(PDP),平均電力提案QSD CLA乗算器を,電力ゲーティングCLAおよびCLA乗算器と比較した。Copyright 2020 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

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半導体集積回路 , 専用演算制御装置 , 符号理論 , 演算方式 , 集積回路一般

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