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J-GLOBAL ID：202002232858678276   整理番号：20A0493317

5nm CMOSにおける三角形/鋸歯状スペクトル拡散変調能力を持つディジタルクロックのための完全合成可能な分数N注入同期PLL【JST・京大機械翻訳】

A Fully-Synthesizable Fractional-N Injection-Locked PLL for Digital Clocking with Triangle/Sawtooth Spread-Spectrum Modulation Capability in 5-nm CMOS

著者 (16件)： Liu Bangan (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Li Zheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Fu Xi (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Shirane Atsushi (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Kurosu Hitoshi (Socionext Inc., Kanagawa, Japan) ,  Nakane Yoshinori (Socionext Inc., Kanagawa, Japan) ,  Masaki Shunichiro (Socionext Inc., Kanagawa, Japan) ,  Okada Kenichi (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Zhang Yuncheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Qiu Junjun (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Huang Hongye (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Sun Zheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Xu Dingxin (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Zhang Haosheng (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Wang Yun (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan) ,  Pang Jian (Department of Electrical and Electronic Engineering, Tokyo Institute of Technology, Tokyo, Japan)
資料名： IEEE Solid-State Circuits Letters  (IEEE Solid-State Circuits Letters)
巻： 3  ページ： 34-37  発行年： 2020年 
JST資料番号： W3688A  ISSN： 2573-9603  CODEN： ISCLCN  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本稿では,ディジタルクロックのための完全に合成可能な注入同期位相同期ループ(IL-PLL)を提案した。位相同期ループ(PLL)を5nm CMOSプロセスに実装し,ディジタル標準セルのみを用いた。ディジタル-時間変換器(DTC),低ジッタ分数-N周波数合成のための提案された三重経路演算とディジタルオフセット制御を用いて,低消費電力消費によって,高線形スプレッドスペクトル同期を実現した。PLLコア面積は0.0036mm2である。100MHzの参照周波数で,-234.7dBの性能指数(FOM)を,-44.3dBc最悪ケースの分数スパーで,分数Nモードで達成した。提案したPLLは,20nm以下のプロセスにおいて,リング発振器(RO)ベースの分数N PLLの中で,最小のチップ面積,最高のFOM,および最低の分数スパーを有している。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *スペクトル拡散変調 ,  変換器 ,  *注入同期 ,  *CMOS ,  位相同期ループ ,  演算 ,  性能指数 ,  リング発振器 ,  ディジタル方式 ,  *クロック ,  標準電池 ,  周波数合成 ,  線形性
準シソーラス用語： チップ面積 ,  低電力化 , 【Automatic Indexing@JST】

分類 (2件)： 周波数変換回路  (NC05030J) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (10件)： CMOS ,  三角形 ,  鋸歯状 ,  スペクトル拡散変調 ,  能力 ,  ディジタル ,  クロック ,  分数 ,  注入同期 ,  PLL