文献

J-GLOBAL ID：202002249997686997   整理番号：20A0854111

実行時推定と補償をサポートする時間-ディジタル変換器の新しいFPGA実装【JST・京大機械翻訳】

A Novel FPGA Implementation of a Time-to-Digital Converter Supporting Run-Time Estimation and Compensation

著者 (3件)： Dinh Van Luan (Seoul National University, Seoul, Korea) ,  Nguyen Xuan Truong (Seoul National University, Seoul, Korea) ,  Lee Hyuk-Jae (Seoul National University, Seoul, Korea)
資料名： ACM Transactions on Reconfigurable Technology and Systems  (ACM Transactions on Reconfigurable Technology and Systems)
巻： 12  号： 2  ページ： 1-21  発行年： 2019年 
JST資料番号： W5705A  ISSN： 1936-7406  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 時間-ディジタル変換器(TDC)は,イベント間の時間間隔の測定を必要とするアプリケーションに広く使われている。フィードバックループと拡張遅延線を用いた以前の設計において,プロセス電圧-温度(PVT)変動はしばしば測定の精度を低下させる。PVT変動によって引き起こされる精度の損失を克服するために,本研究は,実行時間推定とPVT変動の補償を採用する合成可能なTDCの新しい設計を提案した。一連のバッファから成る遅延線を用いて,2つのイベント間の時間間隔を測定するために設計したリング発振器の周期を検出した。検出された周期とシステムクロックを比較することによって,振動周期の変動を実行時間で補償した。提案したTDCは,50MHzの発振器を持つ低コストのXilinx Spartan-6 LX9 FPGAを用いて実装することに成功した。実験結果は,提案したTDCが19.1psの分解能でPVT変動に対してロバストであることを示した。以前の設計と比較して,提案したTDCは,参照クロックの面積,分解能および周波数において約5倍の良好なトレードオフを達成した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *FPGA ,  遅延線 ,  電圧 ,  応用プログラム ,  リング発振器 ,  ロバスト性 ,  分解能 ,  クロック ,  発振器
準シソーラス用語： ローコスト ,  実行時間 ,  フィードバックループ ,  時間間隔 ,  *FPGA実装 ,  *時間ディジタル変換器 , 【Automatic Indexing@JST】

著者キーワード (4件)： 時間-ディジタル変換器(TDC) ,  遅延線 ,  フィールドプログラマブルゲートアレイ(FPGA) ,  リング発振器

分類 (4件)： その他の電子回路  (NC05090X) ,  素粒子・核物理実験計測用エレクトロニクス  (BE01020Q) ,  AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 推定 ,  補償 ,  時間-ディジタル変換器 ,  FPGA実装