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J-GLOBAL ID：202002250436726153   整理番号：20A0862755

並列プレフィックス加算を用いた十進加算器の効率的実装【JST・京大機械翻訳】

An Efficient Implementation of Decimal Adder Using Parallel Prefix Addition

著者 (4件)： N Radha (K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India) ,  Ajeeth M. (K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India) ,  Akash S. (K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India) ,  Muralikrishnan P. (K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： I-SMAC  ページ： 587-591  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 交通光制御,エレベータ,Valetカー駐車システムのような多くのアプリケーションは,LEDディスプレイを使用して数を示す。逐次計数器は,それが4ビット二値符号化十分(BCD)形式における数を表すそれらの応用において使用される。バイト指向システムにおいて,BCDは数字によって二値数字で直接符号化された数の十進表現である。BCDにおける付加の応用は,十分のデータを使用する多くの応用で見つかった。本論文では,非常に少ない電力を消費し,より大きな速度で動作し,より少ない面積を占める,並列プレフィックス加算を用いた二値符号化十進加算器(BCDA)の効率的な実装を提案した。提案した加算器アーキテクチャをXilinx14.2と電力を用いてシミュレーションし,面積と遅延の結果をcadenceソフトウェアを用いて実行した。提案した加算器は,より大きな速度で動作し,より少ない面積を占める,非常に少ない電力消費をもたらす。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加算器 ,  応用プログラム ,  電力 ,  エレベータ ,  電力消費 ,  計数器 ,  計算機アーキテクチャ ,  駐車 ,  ソフトウェア ,  *加算 ,  光制御
準シソーラス用語： *プレフィックス , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： プレフィックス ,  加算 ,  加算器 ,  実装