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J-GLOBAL ID：202002256673786199   整理番号：20A1753615

劣化検出のためのオンチップ遅延測定と加速寿命試験でのその評価【JST・京大機械翻訳】

On-Chip Delay Measurement for Degradation Detection And Its Evaluation under Accelerated Life Test

著者 (7件)： Miyake Yousuke (Kyushu Institute of Technology 680-4 Kawazu, Iizuka,Fukuoka,Japan,820-8502) ,  Kato Takaaki (Kyushu Institute of Technology 680-4 Kawazu, Iizuka,Fukuoka,Japan,820-8502) ,  Kajihara Seiji (Kyushu Institute of Technology 680-4 Kawazu, Iizuka,Fukuoka,Japan,820-8502) ,  Aso Masao (PRIVATECH Inc. 2-7-10 Kuwamizu, Chuo-ku,Kumamoto,Japan,862-0954) ,  Futami Haruji (PRIVATECH Inc. 2-7-10 Kuwamizu, Chuo-ku,Kumamoto,Japan,862-0954) ,  Matsunaga Satoshi (PRIVATECH Inc. 2-7-10 Kuwamizu, Chuo-ku,Kumamoto,Japan,862-0954) ,  Miura Yukiya (Tokyo Metropolitan University 6-6 Asahigaoka, Hino,Tokyo,Japan,102-0076)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： IOLTS  ページ： 1-6  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フィールドにおける周期的遅延測定は,遅延関連故障の検出だけでなく,劣化による故障の予測にも有用である。可変試験クロック生成による論理BISTは,現場におけるオンチップ遅延測定を可能にした。本論文は,論理BISTに基づく遅れ測定方式を取り上げて,加速寿命試験の下で試験チップの老化現象を観察するために実験結果を与えた。測定方式は,走査ベースの論理BIST,可変試験クロック発生器,およびディジタル温度と電圧センサから成る。センサを用いて,現場における温度と電圧変動の測定遅延値を補償する。SPICEシミュレーションを用いた評価は,この方式が92psの分解能で回路遅延を測定することができることを示した。遅延測定スキームも180nm CMOS技術で製作した試験チップ上に実装し,加速試験をATEとバーンイン装置を用いて行った。実験結果は,チップを3000時間加速したとき,回路遅延が552ps増加することを示した。オンチップ遅延測定スキームは,劣化誘起遅延増加の検出に十分な精度を持つことを確認した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  故障 ,  *クロック ,  電圧変動 ,  分解能 ,  老化 ,  加速試験 ,  ディジタル方式 ,  センサ ,  BIST ,  CMOS ,  電圧センサ ,  *測時機 ,  試験
準シソーラス用語： *オンチップ ,  クロック発生器 ,  回路遅延 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 劣化検出 ,  オンチップ ,  遅延 ,  加速寿命試験 ,  評価