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J-GLOBAL ID：202002261983439391   整理番号：20A2586178

アレイTDCのための低ジッタロックループ設計【JST・京大機械翻訳】

Design of a Low Jitter Phase Locked Loop for Array TDC

著者 (6件)： Wu Jin (東南大学,江蘇南京210096) ,  Sun Yawei (東南大学,江蘇南京210096) ,  Peng Jie (東南大学,江蘇南京210096) ,  Zheng Lixia (東南大学,江蘇南京210096) ,  Luo Muchang (中電科技第四十四研究所,重慶400060) ,  Sun Weifeng (東南大学,江蘇南京210096)
資料名： Dianzi Xuebao  (Dianzi Xuebao)
巻： 48  号： 9  ページ： 1703-1710  発行年： 2020年 
JST資料番号： C2504A  ISSN： 0372-2112  CODEN： TTHPAG  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 伝統的なPLL(PhaseLockedLoop)回路はループパラメータの選定に制限され、その位相雑音とジッタ特性は、大アレイ、高精度TDC(Time-to-DigitalConverter)の応用需要を満たすことができない。本文では、PLLループの帯域幅の最適化選択に取り組んで、TSMC0.35μmCMOS技術を採用してTDCに応用できる低ジッタ、低ノイズ特性を持つロックループ(PhaseLockedLoop、PLL)回路を実現し、チップ面積は約0である。745mm×0.368mm。試験結果は,外部信号源が15.625MHzのクロック信号を入力した場合,PLLの出力周波数が250.0007MHz,周波数偏差が0.7kHz,出力クロックデューティサイクルが51.59%,位相雑音が114であることを示した。66dBc/Hz@1MHz,RMSジッタは4.3ps,ピークジッタは32.2psであった。位相雑音が著しく低下し,出力クロックのジッタ特性が明らかに最適化され,高精度アレイTDC応用の必要条件を満たす。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  クロック ,  雑音特性 ,  *ジッタ ,  帯域幅 ,  同期信号 ,  必要条件 ,  位相雑音
準シソーラス用語： 高精度 ,  チップ面積 ,  周波数偏差 ,  *低ジッタ , 【Automatic Indexing@JST】

分類 (1件)： 数値計算  (JE02000J)

タイトルに関連する用語 (6件)： アレイ ,  TDC ,  低ジッタ ,  ロック ,  ループ ,  設計