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J-GLOBAL ID：202002264506366038   整理番号：20A2026930

GPU-FPGA協調計算のためのOpenCL可能高性能直接メモリアクセス【JST・京大機械翻訳】

OpenCL-enabled High Performance Direct Memory Access for GPU-FPGA Cooperative Computation

著者 (4件)： Kobayashi Ryohei (Center for Computational Sciences, University of Tsukuba, Tsukuba, Ibaraki, Japan) ,  Fujita Norihisa (Center for Computational Sciences, University of Tsukuba, Tsukuba, Ibaraki, Japan) ,  Yamaguchi Yoshiki (University of Tsukuba, Tsukuba, Ibaraki, Japan) ,  Boku Taisuke (Center for Computational Sciences, University of Tsukuba, Tsukuba, Ibaraki, Japan)
資料名： ACM Proceedings  (ACM Proceedings)
号： HPCAsia’19 Workshops  ページ： 6-9  発行年： 2019年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フィールドプログラマブルゲートアレイ(FPGA)は,それらの計算および通信能力が,Mooreの法則に依存する半導体統合技術の改善の結果として,近年劇的に改善されたため,高性能コンピューティング(HPC)研究において注目されている。FPGA性能改善に加えて,OpenCLベースFPGA開発ツールチェーンを開発し,FPGAベンダーにより,過去のものと比較して必要なプログラミングエフォートを低減した。これらの改善は,CPUs/GPUsが低待ち時間データ移動を実行する間,FPGAsにあまり機能しないオンザフライオフロード計算を可能にする概念を実現する可能性を明らかにした。この概念は,GPUのような加速器を用いた現代の不均一スーパーコンピュータの性能をより改善する鍵の1つであると考える。本論文では,OpenCLとVerilog HDL混合プログラミングを用いた高性能GPU-FPGAデータ通信を提案し,両方のデバイスをスムーズに一緒に動作させた。OpenCLは,Verilog HDLが2つのデバイス間のメモリコピーのための低レベル成分を実装するのに使用されるとき,アプリケーションアルゴリズムとデータ移動制御をプログラムするために使用する。トイプログラムを用いた実験結果は,提案手法がGPUとFPGAの間で,0.6μsの待ち時間と6.9GB/sの待ち時間を達成して,このように,提案方法が高性能GPU-FPGA協同計算を実現するのに有効であることを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  加速器 ,  *記憶装置 ,  半導体 ,  データ通信 ,  通信 ,  応用プログラム ,  待ち時間 ,  スーパコンピュータ ,  *FPGA
準シソーラス用語： *ダイレクトメモリアクセス ,  Verilog ,  高性能コンピューティング ,  Mooreの法則 ,  *OpenCL , 【Automatic Indexing@JST】

著者キーワード (11件)： 加速器計算 ,  BSP ,  DMA ,  FPGA ,  GPU ,  異種プラットフォーム ,  I/Oチャネル ,  加速器のための相互接続 ,  OpenCL ,  PCIe ,  Verilog HDL

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  応用プログラミング言語  (JD03052Y)

タイトルに関連する用語 (7件)： GPU ,  FPGA ,  協調 ,  計算 ,  OpenCL ,  高性能 ,  直接メモリアクセス