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J-GLOBAL ID：202002267599044619   整理番号：20A0818859

ディジタルエレクトロニクス回路のテスト可能なQCA技術におけるデュアルレールチェッカーの新しいロバスト設計【JST・京大機械翻訳】

A New Robust Design of Dual-Rail Checker in QCA Technology, Capable of Testing of Digital Electronics Circuit

著者 (3件)： Kumar D Kiran (Vignan institute of technology and science,Dept of electronics & communication engineering,Deshmukhi, Hyderabad,India) ,  Shankar V (Vignan institute of technology and science,Dept of electronics & communication engineering,Deshmukhi, Hyderabad,India) ,  Vittal K (Vignan institute of technology and science,Dept of electronics & communication engineering,Deshmukhi, Hyderabad,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICSSIT  ページ： 759-763  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 金属-オキシド-半導体(MOS)に基づくデバイスと回路は,スケーリングの限界,短チャネル効果,ホットキャリア効果などの人気といくつかの制約の下にある物理的障壁に直面しているので,ナノ規模の回路の合成のための革新的技術が開発され,コンピューティングの人気を上げた。これらのナノコンピューティング技術は,速度,面積および積分密度の観点から良好な性能を示した。本論文では,QCA設計者ツールにおける共平面技術を用いた二重レールチェッカーのロバストアーキテクチャについて述べた。これらの設計は現代の試験アプローチに関するものである。これらの回路は,量子ドットセルラオートマトンのような物理的実装のための最新のアプローチも含まれている。本論文の主な関心は,QCAにおけるナノコンピューティング試験回路の合成に関するものである。本論文の興味は,物理的実装の側面をカバーする合成側面だけでない。二重レールチェッカーは試験ディジタル論理回路の固有モジュールである。高いデバイス密度は,デュアルレールチェッカーの合成における重要な因子である。本論文では,QCA技術を用いた二重レールチェッカーのロバストアーキテクチャを提案した。これは,より少ない数の量子セルと待ち時間を消費する。計算の間の故障に取り組むために,著者らは,共同平面技術を通して,4-Dot,2電子ベースのQCAアーキテクチャのための新規な二重レールチェッカー設計を合成した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 計算機アーキテクチャ ,  *ロバスト性 ,  待ち時間 ,  半導体 ,  論理回路 ,  酸化物 ,  ディジタル方式 ,  ホットキャリア ,  テスト構造 ,  *レール ,  短チャネル効果
準シソーラス用語： 量子ドットセルラオートマトン , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： ディジタルエレクトロニクス ,  テスト ,  QCA ,  ロバスト設計