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J-GLOBAL ID：202002268787216504   整理番号：20A2258409

生産試験中のNBTIおよびHCIエージング予測と信頼性スクリーニング【JST・京大機械翻訳】

NBTI and HCI Aging Prediction and Reliability Screening During Production Test

著者 (4件)： Yu Liting (School of Electronics and Information Engineering, Beihang University, Beijing, China) ,  Ren Jianguo (DFT Methodology Group, MediaTek, Inc., Beijing, China) ,  Lu Xian (DFT Methodology Group, MediaTek, Inc., Beijing, China) ,  Wang Xiaoxiao (School of Electronics and Information Engineering, Beihang University, Beijing, China)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 39  号： 10  ページ： 3000-3011  発行年： 2020年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体製造技術を用いて,CMOSまたはFinFETの速度が,負のバイアス温度不安定性(NBTI)およびホットキャリア注入(HCI)を含む劣化機構によって劣化するので,ICの信頼性はチャレンジされる。さらに,有意なプロセス変動は,各個々のICのエージング劣化速度に違いがあり,これは同じロットに属するICに対しても著しい故障時間差を引き起こす。したがって,様々な信頼性要件を有するアプリケーションのためのデバイスを選択するために,時間ゼロでの生産試験の間,効率的な予測信頼性スクリーニングを行う必要がある。本論文では,ゼロスクリーンと名付けた新しいオンチップアーキテクチャに基づく高速時間ゼロエージング予測と予測スクリーニング方法論を提案した。50MHz試験クロック周波数と6.6μs自動試験装置(ATE)電圧沈降時間を考慮して,パターンベースエージングスクリーニング時間は,デバイス当たり8.14msに制限される。実験では,新しい45nmのFPGAデバイスと130nmのASICチップを,時間ゼロでゼロスクリーンベースのエージング予測で4つの信頼性ビンに投影した。シリコンデータによると,45nm FPGAチップに対するゼロスクリーンの信頼性スクリーニング誤差は,静的および動的応力ケースに対して,それぞれ6.5%および4.3%未満であった。そして,130nmのASICチップのためのスクリーニング誤差は,静的および動的応力ケースの両方に対して,0に近かった。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 沈降 ,  電圧 ,  故障 ,  *信頼性 ,  ケイ素 ,  スクリーン ,  応用プログラム ,  ホットキャリア ,  計算機アーキテクチャ ,  *スクリーニング ,  FPGA ,  CMOS
準シソーラス用語： プロセス変動 ,  オンチップ ,  *NBTI , 【Automatic Indexing@JST】

分類 (2件)： CAD,CAM  (JE10000A) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (6件)： 試験 ,  NBTI ,  HCI ,  エージング ,  予測 ,  スクリーニング