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J-GLOBAL ID：202002290175613244   整理番号：20A0954686

2タップ時間ベース判定帰還等化器とその場チャネル損失モニタを特徴とする高速メモリインタフェイス用の22.4A 32Gb/sディジタル集約シングルエンドPAM-4トランシーバ【JST・京大機械翻訳】

22.4 A 32Gb/s Digital-Intensive Single-Ended PAM-4 Transceiver for High-Speed Memory Interfaces Featuring a 2-Tap Time-Based Decision Feedback Equalizer and an In-Situ Channel-Loss Monitor

著者 (2件)： Chiu Po-Wei (University of Minnesota,Minneapolis,MN) ,  Kim Chris (University of Minnesota,Minneapolis,MN)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ISSCC  ページ： 336-338  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低い供給電圧で高いデータレートを提供することができるシングルエンド送受信機は,将来のメモリインタフェイスの必要な要求を満たすために必要である。従来の非リターンツーゼロ(NRZ)リンクの性能は,通常,高チャネル損失により引き起こされるシンボル間干渉(ISI)雑音により制限される。二値[1],三つまたは四つのレベルのパルス振幅変調(PAM-3,PAM-4)[2],およびマルチバンドシグナリング[3]のような代替案を,帯域幅効率を増加させるために提案した。特に,PAM-4信号は,複雑なTXとRX回路を犠牲にして,単位間隔当たり2bを送るために4つの信号レベルを利用し,より高い電力消費とより大きなチップ面積をもたらす。このアプローチは超高速(>50Gb/s)リンクに対して人気を得ているが,メモリインタフェイス応用にはよりコンパクトな実装が必要である。本論文では,メモリインタフェイスをターゲットとしたディジタル集中PAM-4受信機を提案した。時間ベース回路を決定フィードバック等化(DFE)に用いた。従来の電流モード論理と異なり,時間ベース回路はインバータとプログラマブル負荷を用いて実現でき,低電圧エネルギー効率メモリインタフェイスに理想的に適している。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 雑音 ,  電力消費 ,  符号間干渉 ,  受信機 ,  *送受信機 ,  *等化 ,  PAM【信号】 ,  *監視装置 ,  帯域幅 ,  信号レベル ,  リターンツーゼロ
準シソーラス用語： CML【IC】 ,  供給電圧 ,  データレート ,  チップ面積 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (10件)： タップ ,  判定帰還等化器 ,  チャネル ,  損失 ,  モニタ ,  メモリインタフェイス ,  ディジタル ,  集約 ,  PAM ,  トランシーバ