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J-GLOBAL ID：202002291142922382   整理番号：20A0910437

Si(100)上に集積したサブ熱電子スケーラブルIII-Vトンネル電界効果トランジスタ【JST・京大機械翻訳】

Sub-Thermionic Scalable III-V Tunnel Field-Effect Transistors Integrated on Si (100)

著者 (10件)： Convertino C. (IBM Research Zurich,Switzerland) ,  Zota C. B. (IBM Research Zurich,Switzerland) ,  Baumgartner Y. (IBM Research Zurich,Switzerland) ,  Staudinger P. (IBM Research Zurich,Switzerland) ,  Sousa M. (IBM Research Zurich,Switzerland) ,  Mauthe S. (IBM Research Zurich,Switzerland) ,  Caimi D. (IBM Research Zurich,Switzerland) ,  Czornomaz L. (IBM Research Zurich,Switzerland) ,  Ionescu A. M. (E ́cole polytechnique fe ́de ́rale de Lausanne EPFL,Switzerland) ,  Moselund K. E. (IBM Research Zurich,Switzerland)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： IEDM  ページ： 37.1.1-37.1.4  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Si CMOS互換FinFETプロセスフローを用いて作製した拡張可能なIII-Vヘテロ接合トンネルFETを提示し,Si(100)基板上に集積した。トンネル接合は自己整合選択的p+GaAsSbにより作製し,InGaAsチャネル上でのソースエピタキシャル再成長を行った。同様に,ドレインはn+InGaAs再成長により形成される。Si CMOS互換性作製プロセスは,自己整合置換金属ゲートモジュール,高κ/金属ゲート,スケール化デバイス寸法およびドープ拡張を含み,高い接合アラインメント精度を可能にした。デバイスは,47mV/10年の最小サブ閾値勾配,I_OFF=1nA/μmで1.5μA/μmのI_ON,10nA/μmのI_60を示した。これは,Si(100)上のヘテロ構造TFETにおけるサブ60mV/10年スイッチングの最初の実証であり,低電力応用を目的とした将来の高度な論理ノードに対する技術の強い有望性を示す。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ヘテロ接合 ,  接合 ,  互換性 ,  ドーピング ,  トンネル接合 ,  電力応用 ,  チャネル ,  ヒ化ガリウムインジウム ,  *自己整合 ,  CMOS
準シソーラス用語： 再成長 ,  ヘテロ構造 ,  FinFET ,  メタルゲート ,  *トンネル電界効果トランジスタ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： Si ,  集積 ,  サブ ,  トンネル電界効果トランジスタ