特許
J-GLOBAL ID：202003004849766502
制御回路、半導体記憶装置、及び半導体記憶装置の制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：特許公報
出願番号（国際出願番号）：特願2016-214455
公開番号（公開出願番号）：特開2018-073240
特許番号：特許第6730604号
出願日： 2016年11月01日
公開日（公表日）： 2018年05月10日
請求項（抜粋）：
【請求項1】 記憶領域と冗長領域とを有するメモリ部の制御を行う制御回路であって、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納する制御部とを有することを特徴とする制御回路。
IPC (2件)：
G06F 12/02 ( 200 6.01)
, G06F 12/00 ( 200 6.01)
G06F 12/02 510 A
, G06F 12/00 597 U
