特許
J-GLOBAL ID：202003008035856433
計算およびローカルメモリ要素を組み込むニューラルネットワーク処理要素
発明者：
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出願人/特許権者：
代理人 (4件)：
高岡 亮一
, 小田 直
, 岩堀 明代
, 高橋 香元
公報種別：公表公報
出願番号（国際出願番号）：特願2019-554805
公開番号（公開出願番号）：特表2020-515989
出願日： 2018年04月03日
公開日（公表日）： 2020年05月28日
要約：
人工ニューラルネットワーク(ANN)を実装するように適合されて、計算およびローカルメモリ要素を有する処理回路を組み込んでいる新規で有用なニューラルネットワーク(NN)処理コア。NNプロセッサは、階層アーキテクチャに編成された自己完結型計算ユニットから構築される。均質性は、複数レベルの階層に集約された、類似の計算ユニットのより単純な管理および制御を可能にする。計算ユニットは可能な限り最小限のオーバーヘッドで設計されて、追加の特徴および機能は階層内のより高いレベルで集約される。オンチップメモリは、特定の階層における基本操作に本質的に必要なコンテンツに対してストレージを提供し、計算資源と最適比で結合される。無駄のない制御は、特定の階層レベルで必要な操作だけを管理するのにちょうど十分な信号通知を提供する。資源の可用性および装置の容量に応じて要求どおりに調整できる、動的資源割当アジリティが提供される。【選択図】図6
請求項（抜粋）：
1つ以上のネットワーク層を有する人工ニューラルネットワーク(ANN)に対するニューラルネットワーク計算を実行するためにNNプロセッサ内で使用するためのニューラルネットワーク(NN)処理要素回路であって、
重みおよび入力データを受信し、それらから積を生成するように動作する乗算器と、
前記積および現在のコンテキストを受信して合計して、更新されたコンテキストをそれらから生成するように動作する加算器と、
前記加算器に結合されて、前記更新されたコンテキストをその中に格納するように動作するローカルメモリと
を備え、
前記ローカルメモリ内の個々の記憶位置はランダム以外の事前に定義された方法でアクセスされる、
ニューラルネットワーク(NN)処理要素回路。
IPC (2件)：
FI (2件)：
引用特許：
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