特許
J-GLOBAL ID:202003012809154043

デマッピング処理回路、チップ、及び受信装置

発明者:
出願人/特許権者:
代理人 (3件): 杉村 憲司 ,  福尾 誠 ,  齋藤 恭一
公報種別:特許公報
出願番号(国際出願番号):特願2016-076780
公開番号(公開出願番号):特開2017-188803
特許番号:特許第6731771号
出願日: 2016年04月06日
公開日(公表日): 2017年10月12日
請求項(抜粋):
【請求項1】 IQ平面における受信シンボルの座標から前記受信シンボルに対応する受信データの各ビットの対数尤度比(LLR)を求めるデマッピング処理回路において、 前記受信シンボルの座標(yI,yQ)から、I軸上又はQ軸上の領域判定を行い、領域判定した結果の領域番号(rI,rQ)とIQ座標における信号点の振幅の数(N)から、予め作成されたLLR算出式を選択し、 前記LLR算出式は、ビットごとに、IQ平面上の理想信号点のうち、前記領域番号(rI,rQ)と前記振幅の数(N)で定まるLLRの結果に影響の大きい一部の理想信号点の座標を含み、 前記LLR算出式に受信シンボルのI又はQ成分を当てはめて、LLRを計算し、 不均一コンスタレーションに適用することを特徴とし、 前記LLR算出式の選択は、表1及び表2(dは、前記理想信号点のI又はQ座標)に従う、
IPC (3件):
H04L 27/00 ( 200 6.01) ,  H04L 27/38 ( 200 6.01) ,  H03M 13/45 ( 200 6.01)
FI (3件):
H04L 27/00 B ,  H04L 27/38 ,  H03M 13/45
引用特許:
出願人引用 (4件)
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審査官引用 (4件)
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引用文献:
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