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J-GLOBAL ID：202102217128052123   整理番号：21A0339774

HDLベースチェックポイントを用いた異種FPGA計算のための効率的なハードウェアタスクマイグレーション【JST・京大機械翻訳】

Efficient hardware task migration for heterogeneous FPGA computing using HDL-based checkpointing

著者 (3件)： Vu Hoang-Gia (Le Quy Don Technical University, Vietnam) ,  Nakada Takashi (Nara Institute of Science and Technology, Japan) ,  Nakashima Yasuhiko (Nara Institute of Science and Technology, Japan)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 77  ページ： 180-192  発行年： 2021年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： タスクマイグレーションは,データセンターにおける負荷分散と省エネルギーにおいて重要な役割を果たす。また,タスク移動中のサービス中断を最小化するサービスプロバイダも挑戦する。FPGAコンピューティングはハードウェアタスクマイグレーションのための必須関数としてチェックポイントを必要とする。しかし,FPGAのためのそのような機能を実行する現在の方法は,ハードウェア資源における高いコストと性能における著しい劣化を持った。これらの問題を克服するために,本論文では,ハードウェアタスクマイグレーションのためのハードウェア記述言語(HDL)レベルでのチェックポイントを用いたシステムを提案した。最初に,著者らは,チェックポイント操作とコンテキスト転送が,サービスダウンタイムを減らすためにオーバーラップできるハードウェアタスクマイグレーション方式を提案した。第2に,著者らは,HDLレベルで入れ子モジュールの構造を平らにするFPGAのための新しいチェックポイントアーキテクチャを提示する。第3に,ハードウェアのコストを低減するために,元のHDLソースコードの静的解析を提案した。第4に,著者らは,HDLレベルでチェックポイント構造を作り出すためにPythonベースのツールを導入した。異種FPGAクラスタ上で走る4つのアプリケーションベンチマークを用いて,このチェックポイントアーキテクチャと移動方式を評価した。著者らの評価は,移動ダウンタイムがS-Searchベンチマークにおいて1.251msだけで最小化されることを示した。ツリーベースのチェックポイントアーキテクチャと比較して,静的解析による提案アーキテクチャは,平均で50%までLUTオーバーヘッドを減少できる。チェックポイントハードウェアは,最大クロック周波数(平均1.66%)で小さな劣化を引き起こし,小さなメモリフットプリントを消費した。以前のハードウェアタスクマイグレーション方式との他の比較は,著者らのマイグレーション方式の利点を強調する。Copyright 2021 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 記憶装置 ,  データセンタ ,  クラスタ ,  応用プログラム ,  *ハードウェア ,  停止時間 ,  ベンチマーク ,  ハードウェア記述言語 ,  計算機アーキテクチャ ,  *FPGA ,  サービスプロバイダ ,  ソースコード ,  静的コード解析 ,  Python言語
準シソーラス用語： 静的解析 ,  オーバヘッド ,  Python , 【Automatic Indexing@JST】

著者キーワード (4件)： ハードウェアタスクマイグレーション ,  FPGA ,  チェックポイント ,  クラスタ

分類 (4件)： 専用演算制御装置  (JC04030Y) ,  集積回路一般  (NC03161C) ,  符号理論  (ND02030R) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： HDL ,  チェックポイント ,  FPGA ,  計算 ,  ハードウェア ,  タスクマイグレーション