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J-GLOBAL ID：202102217615433807   整理番号：21A0011584

FPGAエッジ計算チップにおける設計欠陥修復のための回路進化の研究【JST・京大機械翻訳】

Study of Circuit Evolution to Repair Design Flaws in FPGA Edge Computing Chips

著者 (6件)： Chang Kuo-Chi (Fujian University of Technology,Fujian Provincial Key Laboratory of Big Data Mining and Applications,Fuzhou,China) ,  Chu Kai-Chun (Fujian University of Technology,Department of Business Management,Fuzhou,China) ,  Lin Yuh-Chung (Fujian University of Technology,Fujian Provincial Key Laboratory of Big Data Mining and Applications,Fuzhou,China) ,  Wang Hsiao-Chuan (Institute of Environmental Engineering, National Taiwan University,Taipei,Taiwan) ,  Hsu Tsui-Lien (Institute of Construction Engineering and Management, National Central University,Taoyuan,Taiwan) ,  Chang Fu-Hsiang (Shih-Hsin University,Department of Tourism,Taipei,Taiwan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： IMPACT  ページ： 232-235  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フィールドプログラマブル論理ゲートアレイ(FPGA)は,特別なアプリケーション集積回路の分野における半カスタム回路であり,エッジコンピューティングで使用する。本研究では,システムのチップレベル信頼性設計をフォールトトレランスと故障自己修復の観点から行った。SRAM FPGAに基づくリアルタイムフォールトトレラント自己修復システム構造を提案して,この設計構造をXilinx Virtex-6FPGAに関して検証した。本研究における種々のモジュールのエネルギー消費は,フォールトトレラント自己修復設計の下で増加し,そして,キャリーチェーンの数が増加したとき,検出遅れと再構成時間も増加し,それは物理的現象と一致した。しかしながら,設計者によって検証され,設計者の設計時間は,約50%大きく低減でき,これは重要な寄与である。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 集積回路 ,  故障 ,  チェーン ,  信頼性設計 ,  再構成 ,  応用プログラム ,  エネルギー消費 ,  ゲートアレイ ,  SRAM ,  フォールトトレランス ,  システム構造 ,  *FPGA
準シソーラス用語： 自己修復 ,  *欠陥修復 ,  エッジコンピューティング , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： FPGA ,  エッジ ,  計算 ,  設計 ,  欠陥修復 ,  進化 ,  研究