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J-GLOBAL ID：202102230606260899   整理番号：21A2982305

FPGAと1ビットサンプラに基づく高性能モノビットDFTの設計【JST・京大機械翻訳】

Design of A High Performance Monobit DFT Based on FPGA and 1-Bit Samplers

著者 (4件)： Ji Pengfei (National University of Defense Technology,State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System,Changsha,China) ,  Lv Huan (National University of Defense Technology,State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System,Changsha,China) ,  Shi Qingzhan (National University of Defense Technology,State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System,Changsha,China) ,  Yuan Naichang (National University of Defense Technology,State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System,Changsha,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICISCE  ページ： 2375-2379  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,フィールドプログラマブルゲートアレイ(FPGA)に基づく1ビットサンプラによりサンプリングされた1ビット信号に対する離散Fourier変換(DFT)を計算する新しい方法を提案した。提案方法で256点モノビットDFTを実装するための処理システムをこの論文で設計した。このシステムでは,パイプラインDFT計算を効率的に実装するために,乗算器を使用しない一定の反復アーキテクチャを考案した。シミュレーション結果と理論解析は,この設計したプロセッサが,ラディックス-2FFTと比較して,1ビット信号の振幅応答と位相応答を正確に動作することができ,一方,プロセッサの消費はより少ないことを示した。特に,著者らの設計は,サンプリング速度を決定するとき,より大きなサイズのモノビットDFTを処理でき,一方,計算のためにより多くの時間を消費せず,それは,提案したモノビットDFTプロセッサの分解能と感度が,非常に良いことを意味する。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  乗算器 ,  分解能 ,  処理装置 ,  演算プロセッサ ,  密度汎関数法 ,  計算機アーキテクチャ ,  *FPGA
準シソーラス用語： 離散Fourier変換 ,  サンプリング速度 ,  理論解析 ,  位相応答 ,  ビット信号 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： FPGA ,  ビット ,  サンプラ ,  高性能 ,  DFT ,  設計