文献

J-GLOBAL ID：202102240161776076   整理番号：21A0231748

ベジック乗算器,アレイ乗算器および結合整数および浮動小数点乗算器(CIFM)を用いた32ビット複素浮動小数点乗算器の実現【JST・京大機械翻訳】

Implementation of 32-Bit Complex Floating Point Multiplier Using Vedic Multiplier, Array Multiplier and Combined integer and floating point Multiplier (CIFM)

著者 (4件)： Rathod Rahul (PES University,Department of Electronics and Communication Engineering,Bengaluru,560085) ,  Ramesh P (PES University,Department of Electronics and Communication Engineering,Bengaluru,560085) ,  Zele Pratik S (PES University,Department of Electronics and Communication Engineering,Bengaluru,560085) ,  Y Annapurna K (PES University,Department of Electronics and Communication Engineering,Bengaluru,560085)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： INOCON  ページ： 1-5  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 浮動点数を信号処理とマルチメディアの場の計算に用いた。乗算プロセスは,追加と減算と比較して,より多くのハードウェア資源と処理時間を必要とする。乗算器の処理速度は,時間の大部分を消費するので,システムの実行時間を決定する。本論文では,VIVADO DESIGN SUITE 2018.3上のVerilogを用いて,Vedic乗算器,アレイ乗算器およびCIFM乗算器を用いた複合浮動点乗算を行い,その性能を比較した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 加工時間 ,  *乗算器 ,  信号処理 ,  浮動 ,  *乗算 ,  ハードウェア ,  減算 ,  マルチメディア
準シソーラス用語： Verilog ,  実行時間 ,  処理速度 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 乗算器 ,  アレイ ,  整数 ,  浮動小数点 ,  ビット