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J-GLOBAL ID：202102246815271420   整理番号：21A0013175

性能ブースタとしてのエキシマレーザアニールと歪シリコンによるドーパント活性化を用いた3D逐次低温トップ層デバイス【JST・京大機械翻訳】

3D sequential low temperature top tier devices using dopant activation with excimer laser anneal and strained silicon as performance boosters

著者 (30件)： Vandooren A. (IMEC,Leuven,Belgium,3001) ,  Wu Z. (IMEC,Leuven,Belgium,3001) ,  Parihar N. (IMEC,Leuven,Belgium,3001) ,  Franco J. (IMEC,Leuven,Belgium,3001) ,  Parvais B. (VUB,Brussels,Belgium) ,  Matagne P. (IMEC,Leuven,Belgium,3001) ,  Debruyn H. (IMEC,Leuven,Belgium,3001) ,  Mannaert G. (IMEC,Leuven,Belgium,3001) ,  Devriendt K. (IMEC,Leuven,Belgium,3001) ,  Teugels L. (IMEC,Leuven,Belgium,3001) ,  Vecchio E. (IMEC,Leuven,Belgium,3001) ,  Radisic D. (IMEC,Leuven,Belgium,3001) ,  Rosseel E. (IMEC,Leuven,Belgium,3001) ,  Hikavyy A. (IMEC,Leuven,Belgium,3001) ,  Chan B. T. (IMEC,Leuven,Belgium,3001) ,  Waldron N. (IMEC,Leuven,Belgium,3001) ,  Mitard J. (IMEC,Leuven,Belgium,3001) ,  Besnard G. (SOITEC, Parc Technologique des Fontaines,Bernin,France,38190) ,  Alvarez A. (SOITEC, Parc Technologique des Fontaines,Bernin,France,38190) ,  Gaudin G. (SOITEC, Parc Technologique des Fontaines,Bernin,France,38190) ,  Schwarzenbach W. (SOITEC, Parc Technologique des Fontaines,Bernin,France,38190) ,  Radu I. (SOITEC, Parc Technologique des Fontaines,Bernin,France,38190) ,  Nguyen B.-Y. (SOITEC, Parc Technologique des Fontaines,Bernin,France,38190) ,  Huet K. (IMEC,Leuven,Belgium,3001) ,  Tabata T. (Screen-Lasse, Laser Systems & Solutions of Europe (LASSE),Gennevilliers,France,92230) ,  Mazzamuto F. (Screen-Lasse, Laser Systems & Solutions of Europe (LASSE),Gennevilliers,France,92230) ,  Demuynck S. (IMEC,Leuven,Belgium,3001) ,  Boemmels J. (IMEC,Leuven,Belgium,3001) ,  Collaert N. (IMEC,Leuven,Belgium,3001) ,  Horiguchi N. (IMEC,Leuven,Belgium,3001)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： VLSI Technology  ページ： 1-2  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 3D逐次積分におけるトップ層デバイスを低温プロセスフロー(<525°C)を用いて最適化した。二軸引張歪シリコンを歪緩和なしに移動させ,無歪シリコンデバイスで40~50%のトップステップnmosデバイス性能をブーストし,拡張無しデバイス統合を用いるときの低温処理からの性能損失を回復させた。また,エキシマレーザアニールは,最適化されたCMOS互換レーザ露光条件を用いて,薄いシリコン膜デバイスの拡張において,n型とp型ドーパントの両方を効果的に活性化することを示した。レーザアニールは,置換金属ゲート(RMG)プロセスフローおよび選択的ソース/ドレイン(SD)エピタクシーと完全に互換性がある。ドーパント活性化レベルは,レーザおよびスパイクアニールを有するデバイスに対して類似のI_on-I_offデバイス性能をもたらす全プロセスフロー中に保存される。エキシマレーザアニールは,低ドーパント拡散によるスパイクアニーリングに対する改善された制御短チャネル効果からも恩恵を受ける。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： エピタクシー ,  最適化 ,  *焼なまし ,  *低温 ,  互換性 ,  *エキシマ ,  *三次元 ,  *レーザアニーリング ,  *ドーパント ,  短チャネル効果 ,  CMOS
準シソーラス用語： 歪緩和 ,  *歪シリコン ,  メタルゲート ,  低温処理 , 【Automatic Indexing@JST】

分類 (5件)： 図形・画像処理一般  (JE04010I) ,  音声処理  (JE05000E) ,  パターン認識  (JE07000S) ,  符号理論  (ND02030R) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (8件)： ブースタ ,  歪シリコン ,  ドーパント ,  活性化 ,  3D ,  逐次 ,  低温 ,  トップ層