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J-GLOBAL ID：202102254760093727   整理番号：21A0149028

スパイキングニューラルネットワークハードウェア実装のための輻輳を意識したルーティングアルゴリズムによる低電力および低面積ルータ【JST・京大機械翻訳】

A Low Power and Low Area Router With Congestion-Aware Routing Algorithm for Spiking Neural Network Hardware Implementations

著者 (4件)： Pu Junran (School of Electrical and Electronic Engineering, Nanyang Technological University, Singapore) ,  Goh Wang Ling (School of Electrical and Electronic Engineering, Nanyang Technological University, Singapore) ,  Nambiar Vishnu P. (IC-Design Department, A*STAR, Institute of Microelectronics (IME), Singapore) ,  Do Anh Tuan (IC-Design Department, A*STAR, Institute of Microelectronics (IME), Singapore)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 68  号： 1  ページ： 471-475  発行年： 2021年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ニューロモルフィック(NC)設計は,その低電力消費のため最近のハードウェア研究において大きな興味を得ている。低電力と低待ち時間ルータ設計は,NCハードウェアのスケーラビリティとエネルギー効率を確保するための最も重要なコンポーネントの1つである。高性能を達成するために,様々なルータ設計が提案されている。しかし,これは複雑なルータアーキテクチャ,従って高い面積と電力消費をもたらす。さらに,スパイキングニューロンの不均一トラフィックパターンはネットワーク輻輳と不必要な電力消費を引き起こす。本短報では,中央のルータの輻輳を軽減し,ネットワーク待ち時間を低減するための輻輳意識ルーティングアルゴリズムを提案した。さらに,グローバル非同期,局所同期低コストルータアーキテクチャを,チップレベルで大域的クロックツリー制約を緩和するために展開した。最後に,ルータの動的電力消費を低減するために,新しいクロックゲーティング回路を提案した。その結果,平均的にルータ電力消費を50%以上低減することを示した。提案したルータは,2.3×10-12pJ/ビットの超低エネルギー消費と0.007mm2の小さな面積を達成した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *ネットワーク ,  電力消費 ,  *ハードウェア ,  待ち時間 ,  エネルギー消費 ,  計算機アーキテクチャ ,  エネルギー効率
準シソーラス用語： *低電力化 ,  スパイキングニューロン ,  *ハードウェア実装 ,  *スパイキングニューラルネットワーク ,  *経路選択アルゴリズム ,  クロックゲーティング ,  ネットワーク輻輳 , 【Automatic Indexing@JST】

分類 (4件)： 無線通信一般  (ND08010L) ,  専用演算制御装置  (JC04030Y) ,  移動通信  (ND08030H) ,  計算機網  (JC03000K)

タイトルに関連する用語 (8件)： スパイキングニューラルネットワーク ,  ハードウェア実装 ,  輻輳 ,  意識 ,  ルーティングアルゴリズム ,  低電力 ,  面積 ,  ルータ