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J-GLOBAL ID：202102255864015962   整理番号：21A0453034

FPGA向き自己同期型パイプライン回路構成法

著者 (5件)： 吉川千里 (筑波大) ,  三宮秀次 (筑波大) ,  岩田誠 (高知工科大) ,  佐藤聡 (筑波大) ,  西川博昭 (筑波大)
資料名： 情報処理学会研究報告(Web)  (IPSJ Technical Report (Web))
巻： 2021  号： ARC-243  ページ： Vol.2021-ARC-243,No.25,1-7 (WEB ONLY)  発行年： 2021年01月18日 
JST資料番号： U0451A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 自己同期型パイプラインは,データ処理中のパイプライン段のみが駆動される省電力動作を自然に実現でき,高い性能対消費電力効率が求められるシステムの実現に有望な回路アーキテクチャである.システム開発の要となるプロトタイピングには,柔軟な試作を可能とし,最終生産物にもなり得る商用FPGAの活用が望ましい.しかし,FPGAとそのCADツールは同期回路の実装を指向しているため,非同期回路の一種である自己同期型パイプラインは,標準的な回路構成と設計手順では,FPGA上に実装できなかった.本稿は,Xilinx社とIntel社のそれぞれのFPGAを対象に,FPGAの構成要素であるLUTを活用した小規模な自己同期型転送制御回路と,それに基づく自己同期型パイプラインのFPGA実装を可能とする設計手順からなる回路構成法を提案する.実装結果に基づき,提案回路は従来に比べて50%の回路規模で実現でき,これにより,パイプラインのスループットを最大で約3.2倍に向上できることに加え,応用例の一つであるプロセッサのスループットを最大で約1.6倍に向上できることを確認した.(著者抄録)

シソーラス用語： *FPGA ,  *計算機アーキテクチャ ,  *構成 ,  同期 ,  スループット ,  転送制御 ,  *パイプラインアーキテクチャ ,  省エネルギー技術 ,  節約
準シソーラス用語： 省エネルギー ,  *回路構成 ,  省電力

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (8件)：

• H. Terada, S. Miyata, and M. Iwata, “DDMP’s: SelfTimed Super-Pipelined Data-Driven Multimedia Processors,” Proc. IEEE, Vol.87, pp.282-295, Feb. 1999.
• S. Yoshikawa, S. Sannomiya, M. Iwata, and H. Nishikawa. “Pipeline Stage Level Simulation Method for Self-Timed Data-Driven Processor on FPGA,” 2020 8th International Electrical Engineering Congress, Vol. 1, pp1-4, Mar. 2020.
• C. J. Myers, “Asynchronous circuit design,” Univ. of Utah John Wiley & Sons, Inc., 2001.
• 西川博昭,青木一浩,三宮秀次,宮城桂,岩田誠,宇津圭祐,石井啓之,“超低消費電力化データ駆動ネットワーキングシステムとその評価,” 電子情報通信学会論文誌 B, Vol.J96-B, No.6, pp.572-579, June 2013.
• 三宮秀次,青木一浩,宮城桂,岩田誠,西川博昭,“超低消費電力化データ駆動ネットワーキングプロセッサ ULP-CUE の試作とその評価,” 情報処理学会論文誌コンピューティングシステム, Vol.6 No.1. pp.78-86, Jan. 2013.

タイトルに関連する用語 (5件)： FPGA ,  自己 ,  同期型 ,  パイプライン ,  回路構成