文献
J-GLOBAL ID:202102266692245019   整理番号:21A0984714

モバイルSoCと高性能計算応用のための完全開発EUVと高移動度チャネルを有する5μm世代FinFETを特徴とする信頼性強化5nmCMOS技術【JST・京大機械翻訳】

A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application
著者 (16件):
資料名:
巻: 2020  号: IEDM  ページ: 9.2.1-9.2.4  発行年: 2020年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
導通半導体技術革新の分野における優位性を保つために,TSMCは,フルエッジEUVと高移動度チャネル(HMC)FinFETを用いて,その最も進んだ5nm CMOS論理ノード[1]のリスク生産を発表した。最新のモバイルSOCチップとHPCアプリケーションニーズの状態をサポートして,この5nm技術ノードは,その以前の7nm世代[1][2]と比較して,論理密度,15%速度利得,および30%電力低減において,ΔΣ_1.8x改善を提供する。本論文は,初めて,デバイスから様々なチップ/パッケージレベル信頼性試験までのTSMC5nm技術ノードの詳細な信頼性属性を示した。ここでは,N5に対する向上した性能を提供する一方で,デバイスレベルでのBias温度不安定性(BTI),ホットキャリア劣化(HCD),時間依存絶縁破壊(TDDB)劣化モードに関して信頼性の利点を実証した。また,N5ノードは,SRAMおよび論理CPU/GPUアプリケーションのためのチップレベル評価において,優れた信頼性マージンも提供する。さらに,DPPMまたは低DPPBレベルでさえ,最も厳密な産業信頼性要求と競合するために,N5論理は自動車応用に対するその利点を確認した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
シソーラス用語:
シソーラス用語/準シソーラス用語
文献のテーマを表すキーワードです。
部分表示の続きはJDreamⅢ(有料)でご覧いただけます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。

準シソーラス用語:
シソーラス用語/準シソーラス用語
文献のテーマを表すキーワードです。
部分表示の続きはJDreamⅢ(有料)でご覧いただけます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
, 【Automatic Indexing@JST】
分類 (1件):
分類
JSTが定めた文献の分類名称とコードです
図形・画像処理一般 

前のページに戻る