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J-GLOBAL ID：202102268973020709   整理番号：21A0986722

低電力および高密度応用のための並列プレフィックスに基づく修正ステージ間バイナリコンパレータ【JST・京大機械翻訳】

A Modified Inter-Stage Binary Comparator Based on Parallel Prefix for Low Power and High-Density Applications

著者 (3件)： Kumar Rahul (Microelectronics and VLSI Lab NIT,Patna,Bihar,India,800005) ,  Shaleen (Microelectronics and VLSI Lab NIT,Patna,Bihar,India,800005) ,  Singh Sangeeta (Microelectronics and VLSI Lab NIT,Patna,Bihar,India,800005)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： UPCON  ページ： 1-6  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最近報告された並列プレフィックスツリーアプローチを用いて,Nビットコンパレータを実現した。サブ回路は,より少ない数のトランジスタ,電力および電力遅延製品を有するコンパレータのための同じ機能性を達成するために修正される。出力における最大スイングを達成するために,修正技術を導入して,弱いゼロの影響を克服した。回路における貧弱な雑音マージンの影響を克服するために,出力と地上の間に余分な経路を提供した。実装回路はパストランジスタ論理に基づいている。180nm標準CMOS技術のCadence EDAツールを用いて,設計のプレレイアウトシミュレーションを行った。コンパレータの提案したXNOR-ANDセル要素はトランジスタの数,面積,平均電力の改善を示す。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 雑音 ,  シミュレーション ,  トランジスタ ,  *電力 ,  コンパレータ
準シソーラス用語： パストランジスタ論理 ,  プレフィックス ,  高密度 ,  低電力化 ,  CMOS技術 , 【Automatic Indexing@JST】

分類 (5件)： 音声処理  (JE05000E) ,  医用画像処理  (JE04020T) ,  符号理論  (ND02030R) ,  NMR一般  (BM07041R) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (7件)： 低電力 ,  高密度 ,  応用 ,  プレフィックス ,  ステージ ,  バイナリ ,  コンパレータ