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J-GLOBAL ID：202102269003841004   整理番号：21A0150464

高位合成を用いたFPGA加速のためのAES-GCMの最適化実装【JST・京大機械翻訳】

An Optimized Implementation of AES-GCM for FPGA Acceleration Using High-Level Synthesis

著者 (6件)： Takaki Tsubasa (The Univ. of Electro-Communications,Tokyo,Japan) ,  Li Yang (The Univ. of Electro-Communications,Tokyo,Japan) ,  Sakiyama Kazuo (The Univ. of Electro-Communications,Tokyo,Japan) ,  Nashimoto Shoei (Mitsubishi Electric Corporation,Kamakura,Japan) ,  Suzuki Daisuke (Mitsubishi Electric Corporation,Kamakura,Japan) ,  Sugawara Takeshi (The Univ. of Electro-Communications,Tokyo,Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： GCCE  ページ： 176-180  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フィールドプログラマブルゲートアレイ(FPGA)は,機械学習や暗号のような重い計算タスクを加速するための新しいプラットフォームとして成長している。FPGA加速をグラフィックス処理ユニットによって従来のものと同様に容易にするために,FPGAベンダーは,C,C++,およびOpenCLのような言語によって書かれたプログラムから回路を合成する,XilinxのSDAccelのような高レベル合成ツールを提供する。しかしながら,高レベル合成の利点は,ハードウェア記述言語を用いた従来の開発と比較して,最適化を困難にする強い抽象化をもたらし,そして,合成回路の性能を最適化する方法に関する限られた出版物だけがある。本論文では,認証された暗号アルゴリズムAES-GCMを例として取り上げ,性能を最適化する方法に関する事例研究を示した:ナイーブベースライン実装から開始し,128ビットメッセージブロックをあらゆるサイクルを受け入れる完全パイプライン実装を達成した。最適化実装は392.173MB/sを達成し,これはベースライン実装よりも50倍高速であった。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *最適化 ,  刊行物 ,  言語 ,  事例研究 ,  暗号 ,  基準線 ,  ハードウェア記述言語 ,  *FPGA ,  C++言語 ,  機械学習
準シソーラス用語： *高位合成 ,  GPU【プロセッサ】 ,  暗号アルゴリズム ,  OpenCL , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： 高位合成 ,  FPGA ,  加速 ,  AES ,  GCM ,  最適化 ,  実装