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J-GLOBAL ID：202102270881840913   整理番号：21A0151888

QZSS安全確認システムのための同期SS-CDMAのシステム実装【JST・京大機械翻訳】

System Implementation of Synchronized SS-CDMA for QZSS Safely Confirmation System

著者 (6件)： Oguma H. (National Institute of Technology, Toyama College,Department of Electronics and Computer Engineering,Toyama,Japan,933-0293) ,  Kawai R. (National Institute of Technology, Toyama College,Department of Electronics and Computer Engineering,Toyama,Japan,933-0293) ,  Asai T. (Next Dimension Co. Ltd.,Kanagawa,Japan,231-0015) ,  Kameda S. (Tohoku University,Research Institute of Electrical Communication,Miyagi,Japan,980-8577) ,  Motoyoshi M. (Tohoku University,Research Institute of Electrical Communication,Miyagi,Japan,980-8577) ,  Suematsu N. (Tohoku University,Research Institute of Electrical Communication,Miyagi,Japan,980-8577)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICTC  ページ： 105-109  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,準Zenith衛星システム(QZSS)を用いた位置および短いメッセージ通信システムのための同期Spread-Spectrum Code-Division Multi-Access(SS-CDMA)通信において,伝送タイミング制御システムのチップ(SoC)実装に関するシステムの考察の1つとして,中央処理ユニット-知的特性(CPU-IP)コアを構築し,評価した。フィールドプログラマブルゲートアレイ(FPGA)上に構築されたCPU-IPコアを有する伝送タイミング計算ユニットの評価の結果として,従来のマイクロコントローラユニット(MCU)で構築されたものと同じ性能を有するシステムを構築することが可能である。さらに,構成伝送タイミング計算ユニットと従来の遅延制御ユニットを接続して伝送タイミング制御実験を行った。その結果,このシステムは正常に動作することが分かった。遅延制御ユニットは従来のものであるが,この結果は伝送タイミング制御システムのSoC実装のためのフーチングとして十分である。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 制御装置 ,  制御系 ,  通信 ,  通信方式 ,  処理装置 ,  FPGA ,  *CDMA ,  *GNSS
準シソーラス用語： システムオンチップ ,  制御実験 ,  *QZSS , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： QZSS ,  安全確認 ,  SS ,  CDMA ,  実装